CoWoS란? AI GPU와 HBM을 하나의 패키지로 묶는 기술

AI GPU Supply Chain을 이해할 때 GPU Wafer와 HBM만 보면 중요한 Layer 하나를 놓치게 됩니다. GPU Logic Die가 완성되고 HBM Stack이 준비돼 있어도 둘을 하나의 고성능 Package로 조립하지 못하면 실제 Accelerator를 출하할 수 없습니다. NVIDIA와 AMD의 고성능 AI Accelerator, Custom AI Chip이 거대한 HBM Package를 사용하는 시대에는 Advanced Packaging 자체가 Compute 성능과 공급량을 결정하는 핵심공정이 됐습니다.

CoWoS: Chip-on-Wafer-on-Substrate의 약자로, Logic Die와 HBM 같은 여러 Semiconductor Die를 Interposer 위에서 고밀도로 연결하고 이를 Package Substrate에 결합하는 TSMC의 Advanced Packaging Platform입니다.

CoWoS를 단순히 “GPU와 HBM을 붙이는 후공정”이라고 보면 중요성을 과소평가하게 됩니다. 실제로는 GPU, HBM, Interposer, Power Delivery, Substrate, Thermal과 Test를 하나의 Product로 통합해 Wafer 위의 여러 Die를 하나의 AI System으로 만드는 Manufacturing Technology에 가깝습니다.

먼저 한눈에 보면

구분	전통적인 Package	CoWoS 기반 AI Package
주요 Die	하나의 Logic Die 중심	Logic·Chiplet·HBM 다수
Memory	Board상의 DDR 등	Package 안의 HBM
Die 간 연결	Substrate 중심	Interposer·RDL 기반 Fine-pitch
Bandwidth	Package 외부 I/O 중심	Package 내부 수 TB/s급 Memory Fabric
제조 난도	상대적으로 낮음	매우 높음
핵심 제약	Die Yield·Substrate	Interposer, Bonding, Warpage, Thermal, Yield

CoWoS가 AI에서 중요해진 이유는 GPU Architecture가 “하나의 Chip”에서 여러 Logic Die와 HBM이 결합된 Package-level System으로 변했기 때문입니다.

CoWoS는 어떻게 구성될까요?

가장 전형적인 구조에서는 GPU 또는 XPU Logic Die와 여러 HBM Stack을 Interposer 위에 올립니다. Interposer는 Logic과 HBM 사이에 Fine-pitch Wiring을 제공하고, Interposer 아래에는 Package Substrate가 있어 Motherboard와 Power·PCIe·NVLink·기타 외부 I/O를 연결합니다.

Die와 Interposer 사이에는 Micro-bump나 더 발전된 Bonding 기술이 사용되고, Interposer와 Substrate 사이에도 많은 Connection이 필요합니다. Package 전체는 Mechanical Support와 Thermal Solution을 포함해 최종 Accelerator Module로 완성됩니다.

즉 CoWoS는 단일 Process가 아니라 Wafer-level Interposer Process, Die Bonding, Underfill, Molding, Substrate Assembly와 Test가 연결된 Process Flow입니다. 어느 한 단계에서 Yield나 Capacity가 부족해도 최종 GPU Shipment가 제한될 수 있습니다.

왜 GPU와 HBM을 같은 Package에 넣어야 할까요?

AI GPU는 HBM에서 엄청난 양의 Data를 가져옵니다. HBM3E에서 HBM4로 이동하면서 Memory Bandwidth는 더 커지고 있습니다. NVIDIA Rubin GPU는 GPU당 288GB HBM4와 최대 22TB/s Memory Bandwidth를 제시합니다.

이 Bandwidth를 일반 Board-level Connection으로 제공하는 것은 현실적으로 어렵습니다. 수천 개의 I/O를 매우 짧은 거리에서 연결해야 Power per Bit와 Signal Integrity를 유지할 수 있기 때문입니다.

CoWoS는 HBM을 GPU 바로 옆에 배치하고 Interposer를 통해 넓은 Interface를 만들어줍니다. 따라서 HBM을 사용하는 AI GPU에서 CoWoS는 선택적인 포장기술이 아니라 Memory Architecture를 실제 제품으로 구현하는 핵심기술입니다.

CoWoS-S는 무엇인가요?

CoWoS-S: 큰 Silicon Interposer 위에 Logic Die와 HBM을 배치하는 CoWoS Architecture입니다.

TSMC는 CoWoS-S를 Ultra-high-performance Computing을 위한 Packaging으로 제공하며, 현재 Silicon Interposer Size를 최대 3.3배 Reticle 수준까지 확장했습니다. Silicon Interposer는 매우 높은 Routing Density와 Signal Integrity를 제공하기 때문에 GPU와 HBM 사이의 Wide I/O를 연결하는 데 강점이 있습니다.

다만 Package가 커질수록 Silicon Area와 Cost가 증가합니다. 거대한 Interposer를 Wafer에서 생산해야 하고 Reticle Stitching, Warpage, Yield를 관리해야 합니다. AI GPU가 더 많은 HBM과 Logic Chiplet을 요구할수록 이 부담은 커집니다.

CoWoS-R은 왜 필요한가요?

CoWoS-R: Silicon Interposer 대신 RDL Interposer를 중심으로 Heterogeneous Integration을 구현하는 방식입니다.

RDL은 Polymer와 Copper Wiring을 사용해 큰 면적을 상대적으로 유연하게 구성할 수 있습니다. TSMC는 CoWoS-R이 2023년부터 Volume Production에 들어갔다고 밝히고 있으며 RDL의 Mechanical Flexibility가 대형 Package에서 C4 Joint Reliability와 CTE Mismatch 관리에 도움을 줄 수 있다고 설명합니다.

CoWoS-R은 Silicon Interposer와 동일한 Architecture가 아니라 Package Size, Routing Density와 Cost 사이의 다른 Trade-off를 제공합니다. 어떤 Chip이 더 적합한지는 I/O Density와 Design에 따라 달라집니다.

CoWoS-L은 대형 Chiplet Package를 겨냥합니다

CoWoS-L: RDL 기반의 큰 Interposer 영역에 Fine-pitch가 필요한 부분만 Local Silicon Interconnect를 삽입하는 Hybrid Architecture입니다.

TSMC는 CoWoS-L에 LSI(Local Silicon Interconnect), eDTC와 RDL을 결합하며 첫 3.5배 Reticle Size 제품을 2024년부터 Volume Production하고 있습니다.

이 방식은 Package 전체를 거대한 Silicon으로 만들지 않고도 Logic Chiplet 사이의 짧고 Dense한 Connection을 제공할 수 있습니다. AI Accelerator가 Compute Chiplet 여러 개와 HBM Stack을 함께 사용하는 방향으로 발전할수록 CoWoS-L 같은 구조가 더 중요한 선택지가 될 수 있습니다.

CoWoS-S, R, L의 차이는 무엇일까요?

방식	핵심 Interconnect	강점	주요 Trade-off
CoWoS-S	Silicon Interposer	최고 수준의 Fine-pitch Routing	큰 면적의 Cost·Yield 부담
CoWoS-R	RDL Interposer	큰 Package 확장과 Mechanical Flexibility	Routing Density의 설계 Trade-off
CoWoS-L	RDL + Local Silicon	Fine-pitch와 대면적을 절충	구조·Assembly Complexity 증가

이 가운데 하나가 다른 방식을 완전히 대체한다고 볼 필요는 없습니다. AI Chip Architecture가 다양해지면서 제품별로 가장 경제적인 Packaging을 선택하는 방향이 더 자연스럽습니다.

CoWoS Capacity가 왜 GPU 공급량에 영향을 줄까요?

Foundry에서 GPU Wafer를 생산하는 Capacity와 CoWoS Packaging Capacity는 별개입니다. Logic Die가 충분히 생산돼도 CoWoS Line에서 HBM과 Package로 통합하지 못하면 완제품 출하가 지연됩니다.

AI Accelerator 수요가 급증하면서 Advanced Packaging Capacity가 Semiconductor Supply Chain의 핵심 Constraint로 부상한 이유입니다. CoWoS Line은 단순 Assembly 공간만 늘리면 되는 것이 아니라 Interposer Process, Bonder, Inspection, Substrate와 Test Equipment가 함께 준비돼야 합니다.

또 Package가 커지면 Unit당 사용하는 Interposer Area와 Process Time도 늘어날 수 있습니다. 따라서 CoWoS Capacity를 볼 때 “Wafer 수”만 보는 것보다 한 Package의 면적과 Die 수, HBM Stack 수가 어떻게 변하는지를 함께 봐야 합니다.

HBM 공급과 CoWoS 공급은 서로 묶여 있습니다

AI GPU 하나를 출하하려면 GPU Logic Die, 여러 개의 HBM Stack과 CoWoS Packaging Capacity가 동시에 필요합니다. 어느 하나라도 부족하면 나머지 Component가 있어도 완제품을 만들 수 없습니다.

이 구조 때문에 HBM 업체와 Foundry의 Collaboration이 강화됩니다. HBM4에서는 Base Die와 I/O Architecture가 더 복잡해지고 Logic Foundry Process를 활용하는 방향이 확대되면서 Memory 업체와 Foundry의 관계가 더 가까워지고 있습니다.

SK hynix, Micron, Samsung이 HBM Roadmap을 추진할 때 단순 DRAM Cell Technology뿐 아니라 Package Compatibility와 Thermal, Base Die, Test까지 함께 최적화해야 하는 이유입니다.

Chiplet 시대에는 CoWoS가 더 중요해질 수 있습니다

Monolithic Chip을 계속 키우면 Reticle Limit와 Yield가 문제가 됩니다. 그래서 AI Accelerator도 Compute 기능을 여러 Chiplet으로 나누는 방향이 확대될 수 있습니다.

하지만 Chiplet은 Packaging을 단순하게 만드는 기술이 아닙니다. 오히려 Package 안에서 연결해야 할 Die 수가 증가합니다. Compute Chiplet끼리 통신해야 하고 HBM과 I/O Die까지 연결해야 하므로 Package가 하나의 High-speed System Fabric 역할을 합니다.

따라서 Chiplet Architecture가 확대되면 CoWoS 같은 Advanced Packaging의 역할도 커집니다. Transistor Integration의 한계를 Package Integration으로 넘기는 것이 Chiplet의 본질이기 때문입니다.

2.5D와 3D Packaging은 함께 사용될 수 있습니다

CoWoS는 일반적으로 2.5D Integration으로 분류됩니다. 여러 Die를 Interposer 위에 옆으로 배치하기 때문입니다. 반면 SoIC(System on Integrated Chips)는 Logic Die를 수직으로 쌓는 3D Integration을 지향합니다.

미래 AI Package에서는 둘을 경쟁기술로만 볼 필요가 없습니다. Logic Chiplet 일부를 3D로 적층하고, 그 Stack과 HBM을 CoWoS에서 2.5D로 다시 연결할 수 있습니다.

TSMC가 CoWoS와 SoIC를 3DFabric Platform 아래 함께 제공하는 이유도 이 때문입니다. AI Semiconductor의 Integration Density가 높아질수록 2.5D와 3D가 결합된 복합 Packaging이 늘어날 수 있습니다.

Package가 커지면 Warpage가 왜 문제가 될까요?

AI Package는 Silicon, HBM, Interposer, Organic Substrate, Mold Compound처럼 Thermal Expansion 계수가 다른 여러 Material로 구성됩니다. 온도가 올라갔다 내려가면 각 Material이 다른 비율로 팽창하고 수축하면서 Package가 휘어질 수 있습니다.

Warpage가 커지면 Bump와 C4 Joint에 Stress가 생기고 Assembly Yield와 Long-term Reliability에 영향을 줄 수 있습니다. Package Area가 커질수록 이런 Mechanical Problem을 관리하기 더 어려워집니다.

따라서 CoWoS 경쟁력은 Fine Wiring만이 아니라 Material Engineering, Warpage Control, Underfill, Substrate와 Thermal Design까지 포함합니다.

Thermal 문제도 Package Architecture를 바꿉니다

GPU와 HBM이 매우 가까이 있기 때문에 GPU가 발생시키는 Heat가 HBM Temperature에 영향을 줄 수 있습니다. HBM은 온도가 높아지면 Reliability와 Power 특성이 달라질 수 있어 Thermal Management가 중요합니다.

또 GPU Power가 높아지면서 Package 위에 Cold Plate를 직접 적용하는 Liquid Cooling이 확대되고 있습니다. Cooling Solution이 GPU Die만 식히는 것이 아니라 HBM과 Package 전체의 Thermal Gradient를 관리해야 합니다.

즉 Advanced Packaging과 Cooling은 별개 Layer처럼 보이지만 실제 AI Server에서는 서로 강하게 연결돼 있습니다.

Power Delivery도 Packaging의 핵심이 됩니다

최신 AI GPU는 매우 높은 전력을 소비합니다. Package를 통과하는 Current가 커지면 Voltage Drop과 Power Noise를 관리하기 어려워집니다.

CoWoS-S는 Embedded Deep Trench Capacitor 같은 기술을 활용해 Package-level Power Delivery를 보완합니다. 앞으로 Backside Power Delivery나 더 발전된 Voltage Regulation이 AI Package와 결합될 가능성도 있습니다.

AI Chip의 성능이 올라갈수록 “Data를 어떻게 연결하느냐”뿐 아니라 전력을 Package 안에서 어떻게 안정적으로 공급하느냐가 중요해집니다.

CoWoS가 Semiconductor Equipment 수요와 연결되는 이유

CoWoS Capacity를 늘리려면 Wafer Bonder, Die Bonder, Lithography·RDL Equipment, Inspection·Metrology, Test와 Packaging Material이 필요합니다. Die 수가 늘고 Bump Pitch가 줄어들수록 Placement Accuracy와 Inspection 난도도 높아집니다.

특히 고가의 GPU와 HBM을 하나의 Package로 묶은 뒤 불량이 발견되면 Loss가 매우 큽니다. 따라서 Known-good-die Test와 Process Monitoring의 가치가 높아집니다.

AI Packaging Boom이 단순 Foundry Revenue뿐 아니라 Packaging Equipment와 Test Content 확대로 연결될 수 있는 이유입니다.

주요 기업은 어떻게 연결될까요?

TSMC는 CoWoS Platform과 Capacity를 제공하는 가장 직접적인 업체입니다. NVIDIA와 AMD, Custom AI Accelerator 업체는 CoWoS 수요를 만들어내는 고객입니다. SK hynix, Micron, Samsung은 HBM을 공급하며 Package Integration을 공동으로 최적화합니다.

Substrate와 Material 업체는 대형 Package가 요구하는 고사양 Organic Substrate와 Underfill, Mold Material을 공급하고, OSAT와 Equipment 업체는 Assembly·Test Capacity를 보완합니다.

따라서 CoWoS는 특정 Foundry 하나의 Topic이 아니라 AI GPU, HBM, Substrate, Equipment와 Materials를 연결하는 Manufacturing Layer입니다.

투자 관점에서 무엇을 봐야 할까요?

첫 번째는 CoWoS Capacity의 실제 Ramp입니다. 계획된 Capacity보다 실제 Yield와 고객 Qualification, Equipment Install 속도가 중요합니다.

두 번째는 Package당 HBM Stack 수와 Logic Chiplet 수입니다. 같은 GPU Unit이 팔려도 Package Complexity가 높아지면 Packaging Content가 더 빠르게 증가할 수 있습니다.

세 번째는 CoWoS-S·R·L Mix입니다. 차세대 AI Chip이 어떤 Architecture를 채택하는지에 따라 Silicon Interposer, RDL와 Local Silicon 관련 Value Chain의 수요가 달라질 수 있습니다.

네 번째는 HBM4와 3D Integration입니다. HBM4 Base Die와 Logic Chiplet이 더 복잡해지고 SoIC 같은 3D Technology가 결합되면 Package당 Manufacturing Value가 더 올라갈 가능성이 있습니다.

리스크도 분명합니다

Advanced Packaging Capacity가 빠르게 증설돼 공급부족이 완화되면 과거처럼 CoWoS Capacity 자체가 GPU Shipment의 절대적인 Bottleneck이 아닐 수 있습니다. 또한 고객별 Architecture가 다양해지면 모든 AI Chip이 동일한 CoWoS 방식에 집중되지 않을 수 있습니다.

Package Complexity가 높아지는 만큼 Yield Loss와 Cost도 커질 수 있습니다. 고객이 더 작은 Chiplet, 다른 Memory Architecture, Fan-out이나 Alternative Packaging을 통해 Cost를 낮출 가능성도 봐야 합니다.

따라서 투자자는 “AI GPU가 늘면 CoWoS도 무조건 같은 비율로 늘어난다”보다 Package당 Packaging Content와 TSMC의 실제 Mix, Yield, Capacity Utilization을 확인하는 것이 중요합니다.

핵심 정리

질문	답
CoWoS란?	Logic Die와 HBM을 Interposer에서 고밀도로 연결해 Substrate에 결합하는 TSMC Advanced Packaging Platform입니다
왜 AI GPU에 필요한가?	GPU와 HBM 사이의 매우 넓은 Memory Interface를 짧고 효율적으로 구현하기 위해서입니다
CoWoS-S·R·L 차이는?	Silicon Interposer, RDL, Local Silicon을 서로 다른 방식으로 활용합니다
왜 공급 Bottleneck이 될 수 있나?	Interposer, Bonding, Substrate, Test를 포함한 Packaging Capacity가 별도로 필요하기 때문입니다
Chiplet 시대에도 중요한가?	Die 수가 늘수록 Package 내부 Interconnect가 더 중요해져 역할이 커질 수 있습니다
투자포인트는?	Capacity Ramp, HBM Stack 수, Package Size, CoWoS Mix, Yield와 Equipment Content입니다

CoWoS의 의미는 단순 후공정이라는 말로는 설명하기 어렵습니다. AI GPU가 하나의 거대한 Silicon Die에서 여러 Logic Chiplet과 HBM이 결합된 System으로 바뀌면서 Package 자체가 새로운 Motherboard처럼 동작하기 시작했기 때문입니다.

AI Semiconductor의 성능경쟁은 이제 Transistor Density와 HBM 성능뿐 아니라 “이 모든 Die를 하나의 Package로 얼마나 안정적으로 통합할 수 있는가”까지 포함합니다. 바로 그 지점에서 CoWoS는 AI Infrastructure의 핵심 Manufacturing Layer가 됩니다.