SerDes란? AI 반도체의 데이터를 224G로 보내는 숨은 핵심 기술

AI 데이터센터에서 Network 속도가 400G에서 800G, 1.6T로 올라가면 겉으로 보이는 숫자만 커지는 것이 아닙니다. 실제로는 GPU, NIC, Switch ASIC, Optical Module 같은 Semiconductor가 외부로 데이터를 내보내는 방식 자체가 더 어려워집니다. Chip 내부에서는 수천 비트의 Data를 병렬로 처리할 수 있지만 PCB와 Cable을 통해 그만큼 많은 선을 그대로 뽑아낼 수는 없습니다. Pin 수와 Package 면적, Board Routing, Power가 감당하기 어렵기 때문입니다.

그래서 High-speed Interface는 많은 Parallel Data를 적은 수의 고속 Serial Lane으로 바꿔 전송합니다. 이 역할을 담당하는 회로가 SerDes입니다.

SerDes: Serializer와 Deserializer의 합성어로, Chip 내부의 병렬 Data를 고속 Serial Signal로 변환해 외부 Link로 보내고, 반대편에서는 Serial Signal을 다시 병렬 Data로 복원하는 High-speed I/O 회로입니다.

쉽게 말하면 SerDes는 넓은 도로 여러 개에서 들어오는 차량을 매우 빠른 고속도로 몇 개로 합쳐 보내고, 목적지에서 다시 여러 도로로 나누는 장치와 비슷합니다. AI Network에서 800G·1.6T가 가능하려면 이 SerDes가 먼저 충분히 빨라져야 합니다.

SerDes를 먼저 한눈에 보면

구분	설명
Serializer	여러 Parallel Bit를 하나의 고속 Serial Stream으로 변환합니다
Deserializer	Serial Stream을 다시 Parallel Data로 복원합니다
Lane	하나의 독립적인 Serial Data Path입니다
Baud Rate	초당 Symbol 전송 횟수입니다
PAM4	하나의 Symbol에 2bit를 담는 4-level Signaling입니다
주요 적용	Ethernet, PCIe, CXL, UALink, Optical Module, Switch ASIC 등
AI에서 중요한 이유	더 적은 Pin과 Lane으로 더 높은 Bandwidth를 만들 수 있기 때문입니다

SerDes는 눈에 잘 보이지 않습니다. GPU나 Switch ASIC 안에 포함돼 있기 때문입니다. 하지만 AI Infrastructure에서 Data Rate가 높아질수록 SerDes의 성능은 제품 전체의 I/O 성능을 결정하는 핵심 요소가 됩니다.

왜 Parallel Data를 그대로 보내지 않을까요?

Chip 내부에는 매우 넓은 Data Bus를 만들 수 있습니다. 하지만 Package 밖으로 수천 개의 신호선을 그대로 빼내는 것은 현실적으로 어렵습니다. 각 신호마다 Pad와 Pin, Package Routing, PCB Trace가 필요하기 때문입니다.

예를 들어 1,024bit의 Data를 그대로 외부로 내보내려면 엄청난 수의 Physical Connection이 필요합니다. 대신 SerDes를 사용하면 Data를 훨씬 적은 수의 Lane에 고속으로 실어 보낼 수 있습니다.

이 방식은 Pin Count를 줄이고 Board Routing을 단순화하지만 다른 문제가 생깁니다. 한 Lane이 훨씬 빠르게 동작해야 한다는 것입니다. Lane Speed가 높아질수록 Signal Integrity와 Power 문제는 급격히 어려워집니다.

즉 SerDes는 단순한 압축기술이 아니라 Pin·Package 제약과 Signal Integrity 사이에서 Bandwidth를 만들어내는 핵심 Semiconductor I/O 기술입니다.

224G SerDes라는 표현은 무엇을 의미할까요?

AI Networking에서 자주 등장하는 표현이 224G SerDes입니다.

224G SerDes: 일반적으로 하나의 Electrical Lane에서 약 224Gbps급 Raw Data Rate를 처리하는 PAM4 기반 고속 SerDes 세대를 의미합니다.

여기서 중요한 점은 224G가 224GHz Clock을 의미하지 않는다는 것입니다. PAM4는 하나의 Symbol에 2bit를 담기 때문에 약 절반 수준의 Symbol Rate로 224Gbps급 Data를 전송할 수 있습니다.

PAM4: 0과 1 두 단계만 사용하는 NRZ와 달리 네 개의 Voltage Level을 사용해 한 Symbol에 2bit를 담는 Signaling 방식입니다.

NRZ가 같은 Symbol Rate에서 1bit를 보낸다면 PAM4는 2bit를 보낼 수 있습니다. 그래서 Channel의 기본 Frequency를 두 배로 높이지 않고도 Data Rate를 크게 올릴 수 있습니다.

하지만 PAM4에는 대가가 있습니다. 네 개의 Voltage Level을 구분해야 하기 때문에 각 Level 사이의 Margin이 줄고 Noise와 Jitter에 훨씬 민감해집니다.

즉 224G SerDes의 핵심은 단순히 빠른 Clock을 만드는 것이 아니라 매우 작은 Signal Margin에서도 Data를 정확하게 복원할 수 있는 Analog·DSP 기술입니다.

왜 224G SerDes가 1.6T Ethernet과 연결될까요?

1.6Tbps Data를 하나의 Lane에서 전송하는 것은 현실적이지 않습니다. 여러 개의 고속 Lane을 묶어 전체 Bandwidth를 만듭니다.

대표적인 구조에서는 200G-class Electrical Lane 8개를 이용해 1.6T Interface를 구성할 수 있습니다. 이때 각 Lane의 Physical SerDes는 224G-class PAM4 기술을 사용합니다.

따라서 800G에서 1.6T Ethernet으로 넘어가는 과정은 단순 Optical Module의 세대교체가 아닙니다. Switch ASIC과 NIC, Optical DSP, Retimer 내부 SerDes도 112G 세대에서 224G 세대로 전환돼야 합니다.

이 변화는 AI Networking Semiconductor 전체에 영향을 줍니다.

SerDes는 Transmitter와 Receiver 양쪽이 어렵습니다

SerDes Transmitter는 Data를 단순히 Voltage로 바꿔 보내는 장치가 아닙니다. Channel에서 발생할 Loss를 예상해 Signal Shape를 미리 조정하는 Equalization이 필요합니다.

TX Equalization: Channel에서 고주파 성분이 더 많이 손실되는 현상을 보완하기 위해 Transmitter가 특정 Bit Transition을 미리 강조하거나 약화시키는 Signal Conditioning 기술입니다.

Receiver도 더 복잡합니다. PCB와 Cable을 거쳐 약해지고 왜곡된 PAM4 Signal에서 Clock을 추출하고 네 개 Level을 정확하게 구분해야 합니다.

CTLE: Continuous-Time Linear Equalizer의 약자로, Receiver에서 고주파 성분을 상대적으로 증폭해 Channel Loss를 보상하는 Analog Equalizer입니다.

DFE: Decision Feedback Equalizer의 약자로, 이전에 판정한 Bit 정보를 이용해 현재 Signal에 남아 있는 Inter-symbol Interference를 줄이는 Equalization 기술입니다.

CDR: Clock and Data Recovery의 약자로, 별도의 Clock Line 없이 수신된 Data Signal에서 Timing 정보를 복원하는 회로입니다.

즉 224G SerDes는 Transmitter Equalization, Receiver Equalization, CDR, PAM4 Decision Logic이 함께 동작하는 복잡한 Mixed-signal Semiconductor Block입니다.

왜 속도가 빨라질수록 Channel Reach가 짧아질까요?

PCB Trace와 Copper Cable은 Frequency가 높아질수록 Signal Loss가 커집니다. 같은 Board Material이라도 Data Rate가 높아지면 사용할 수 있는 거리가 짧아집니다.

112G SerDes에서 문제없던 Channel이 224G에서는 그대로 사용되지 않을 수 있습니다. Connector와 Via, PCB Material, Trace Length, Cable까지 다시 검토해야 합니다.

이것이 25번에서 다룰 Retimer, 26번 AEC, 27번 Co-Packaged Copper와 연결됩니다. SerDes가 빨라질수록 Chip 자체만 좋아져서는 충분하지 않고 Chip 밖의 Physical Channel 전체를 다시 설계해야 합니다.

SerDes와 Signal Integrity는 분리해서 볼 수 없습니다

SerDes는 Signal을 만들고 복원하는 회로이고, Signal Integrity는 그 Signal이 Channel을 통과하면서 얼마나 원래 형태를 유지하는지를 다루는 영역입니다.

Channel에서 Reflection, Crosstalk, Insertion Loss, Return Loss가 커지면 아무리 좋은 SerDes도 한계가 있습니다. 반대로 Channel이 완벽해도 SerDes의 Jitter와 Equalization 성능이 부족하면 Link가 안정적으로 동작하지 않습니다.

따라서 AI Server의 224G Link는 SerDes Vendor만의 문제가 아닙니다. Package Engineer, PCB Designer, Connector 업체, Cable 업체, Retimer 업체와 Test Equipment 업체가 모두 연결됩니다.

224G에서는 Connector도 Semiconductor 못지않게 중요합니다

Data Rate가 낮을 때 Connector는 단순 Mechanical Component처럼 보일 수 있습니다. 하지만 224G PAM4에서는 Connector Geometry 자체가 Signal 품질에 큰 영향을 줍니다.

Connector의 Contact와 Ground Structure가 불완전하면 Impedance가 변하고 Reflection이 발생합니다. Via Stub이나 PCB Transition도 고속 Signal을 손상시킬 수 있습니다.

그래서 Samtec 같은 Interconnect 업체는 224Gbps PAM4를 지원하는 High-density Cable·Connector Platform을 적극적으로 개발하고 있습니다. Si-Fly HD 같은 Near-chip·Co-packaged Copper Solution이 등장하는 이유도 224G Signal을 긴 PCB Trace에 맡기지 않고 Twinax Cable로 더 직접적으로 이동시키기 위해서입니다.

즉 SerDes 세대교체는 Connector와 Cable 시장에도 새로운 Product Cycle을 만듭니다.

SerDes와 Optical Networking도 직접 연결됩니다

Optical Module도 Switch에서 들어온 Electrical Signal을 먼저 받아야 합니다. 따라서 Optical Transceiver 내부에는 Electrical SerDes와 DSP가 필요합니다.

1.6T Optical Module이라면 Host-side Electrical Interface에서 200G-class Lane을 여러 개 처리해야 하고, Optical DSP가 이를 Optical Lane Format에 맞춰 변환합니다.

즉 1.6T Optics의 성능도 Optical Component만으로 결정되지 않습니다. Electrical SerDes가 안정적으로 224G PAM4를 처리할 수 있어야 Optical Link 전체가 동작합니다.

이것이 Broadcom, Marvell 같은 업체가 Ethernet Switch ASIC뿐 아니라 SerDes와 Optical DSP까지 함께 개발하는 이유입니다.

Broadcom이 SerDes에서 강한 이유

Broadcom의 AI Networking 경쟁력을 볼 때 Tomahawk Switch ASIC의 Total Bandwidth만 보면 부족합니다.

Switch ASIC 안에는 수많은 High-speed SerDes Lane이 들어갑니다. Switch Capacity가 102.4Tbps까지 올라가려면 Chip 외부로 엄청난 Data를 안정적으로 내보낼 수 있어야 합니다.

Broadcom은 오랫동안 Ethernet PHY와 SerDes를 자체 개발해왔고 Switch ASIC과 Optical DSP, CPO까지 연결할 수 있습니다. 따라서 SerDes는 Broadcom에게 단순 IP Block이 아니라 Switch Bandwidth Roadmap을 실제 Product로 구현하게 만드는 기반기술입니다.

Tomahawk 6 같은 102.4Tbps급 Switch가 의미 있는 이유도 내부 Switching Logic만 빨라진 것이 아니라 200G-class Lane I/O와 Packaging을 함께 구현했기 때문입니다.

Marvell도 SerDes를 Connectivity Portfolio의 중심에 둡니다

Marvell은 Ethernet Switch뿐 아니라 Optical DSP, PCIe/CXL Retimer와 Custom AI Silicon에 SerDes Technology를 사용합니다.

특히 224G PAM4 SerDes는 1.6T Optical Connectivity와 PCIe/CXL High-speed Connectivity 모두에 필요한 기술기반입니다.

Marvell이 Optical DSP와 Alaska P PCIe Retimer, Custom XPU Connectivity를 하나의 AI Infrastructure Portfolio로 확장하는 이유도 SerDes IP를 여러 Product Layer에 재사용할 수 있기 때문입니다.

즉 좋은 SerDes IP를 보유한 회사는 Network Switch 하나가 아니라 NIC, Optical DSP, Retimer, Custom Accelerator I/O까지 여러 시장에 참여할 수 있습니다.

Synopsys·Cadence 같은 IP 업체도 중요한 이유

모든 Semiconductor 업체가 High-speed SerDes를 처음부터 직접 개발하는 것은 아닙니다.

224G SerDes는 Analog Circuit, DSP, Package와 Channel Modeling까지 매우 복잡한 기술입니다. 개발기간도 길고 Silicon Validation 비용도 큽니다.

그래서 IP Vendor가 검증된 SerDes PHY를 제공하고 Fabless 업체가 이를 자신의 ASIC에 통합하는 방식도 널리 사용됩니다.

Synopsys와 Cadence는 224G급 SerDes PHY와 Verification Solution을 제공하며 AI·HPC ASIC 개발자가 최신 Ethernet과 PCIe Interface를 빠르게 구현할 수 있도록 지원합니다.

투자 관점에서는 AI ASIC 업체 숫자가 늘어날수록 High-speed Interface IP의 가치도 올라갈 수 있다는 점을 볼 필요가 있습니다.

SerDes에서 Test가 중요한 이유

224G PAM4는 Eye Diagram이 매우 작고 Error Margin이 제한적입니다.

따라서 Semiconductor를 만들었다고 바로 끝나는 것이 아닙니다. Transmitter Jitter, Eye Opening, Receiver Sensitivity, BER, Equalization Margin을 정확하게 측정해야 합니다.

Oscilloscope, Bit Error Rate Tester, Network Analyzer 같은 Test Equipment가 필요합니다.

Speed가 올라갈수록 Test Bandwidth와 Measurement Accuracy도 높아져야 합니다. 그래서 224G에서 448G 세대로 올라갈수록 Semiconductor 업체뿐 아니라 High-speed Test와 Validation Layer의 Complexity도 커집니다.

224G 다음에는 448G가 기다리고 있습니다

224G SerDes가 최종단계는 아닙니다.

AI Cluster의 Bandwidth Demand가 계속 증가하면 한 Lane에서 더 많은 Data를 보내야 합니다. Industry Roadmap은 이미 448G-class Electrical I/O를 향하고 있습니다.

Samtec 등 Interconnect 업체도 224G PAM4 Product에서 448G Path를 언급하고 있고 SerDes IP 업체 역시 차세대 400G+ Lane Development를 진행하고 있습니다.

다만 Data Rate를 또 두 배로 올리는 것은 112G에서 224G보다 더 어려울 수 있습니다. Channel Loss, Power, ADC/DSP Complexity가 크게 증가하기 때문입니다.

이 때문에 장기적으로는 Electrical SerDes를 끝없이 높이는 대신 Optical I/O를 Chip 가까이 가져오는 방향이 더 중요해질 수 있습니다.

SerDes는 Optical I/O와 경쟁하는 기술일까요?

완전한 경쟁관계는 아닙니다.

Optical I/O도 Chip 내부에서 Data를 Electrical Logic으로 처리한 뒤 Optical Signal로 변환해야 합니다. 따라서 Optical Engine 내부에도 Electrical Interface가 필요합니다.

다만 Optical Conversion Point가 Chip 가까이 이동하면 224G·448G Electrical Signal이 이동해야 하는 거리가 매우 짧아집니다.

즉 Optical I/O가 확대되면 SerDes가 사라지는 것이 아니라 Long-reach Electrical SerDes에 요구되는 부담이 줄고, Short-reach High-density Electrical Interface와 Photonics가 결합하는 방향으로 바뀔 가능성이 높습니다.

투자 관점에서는 SerDes를 단독 시장으로 보면 안 됩니다

SerDes는 대부분 다른 Semiconductor 안에 들어가는 IP Block입니다.

따라서 “SerDes 시장이 성장한다”는 말보다 어떤 Product에서 더 빠른 SerDes가 필요해지는가를 봐야 합니다.

적용 Layer	SerDes가 필요한 이유	관련 기업 예시
Ethernet Switch	800G·1.6T Port 구현	Broadcom, NVIDIA, Marvell 등
AI NIC	GPU Scale-out Bandwidth 확대	NVIDIA, AMD, Broadcom 등
Optical DSP	Electrical·Optical Conversion	Broadcom, Marvell 등
PCIe/CXL Retimer	64GT/s 이상 Channel 복원	Astera Labs, Marvell 등
Custom AI ASIC	Accelerator 외부 I/O	Custom Silicon 업체, IP Vendor
Connector·Cable	224G Channel 유지	Samtec 등
Test	High-speed Link 검증	Test Equipment 업체

즉 SerDes는 AI Infrastructure의 거의 모든 Connectivity Layer에 숨어 있는 공통기술입니다.

앞으로 가장 먼저 볼 것은 224G의 실제 Volume입니다

Technology Demo와 실제 Volume Production은 다릅니다.

224G SerDes가 의미 있는 Revenue Driver가 되려면 1.6T Optical Module과 102.4T Switch, 800G NIC 같은 실제 제품이 대량 출하돼야 합니다.

따라서 투자자가 볼 것은 224G 발표 숫자보다 1.6T Port Volume, 800G NIC Ramp, 102.4T Switch Adoption입니다.

이 제품들이 늘어날수록 224G SerDes를 사용하는 Lane 수도 증가합니다.

두 번째는 Power per Bit입니다

SerDes Speed가 높아질수록 DSP와 Analog Circuit의 Power도 증가할 수 있습니다.

AI Data Center에서는 전력 자체가 제한요소이기 때문에 동일 Bandwidth를 더 적은 Power로 처리하는 것이 중요합니다.

따라서 다음 SerDes 경쟁은 단순 최고 Speed보다 pJ/bit, Reach와 Error Margin을 함께 개선하는 경쟁이 될 가능성이 높습니다.

세 번째는 Retimer Attach Rate입니다

224G SerDes가 충분히 긴 Channel을 직접 구동하지 못하면 중간에 Retimer가 필요해집니다.

Server Design이 복잡해지고 GPU, NIC, SSD 수가 늘어날수록 Long PCB Channel도 증가할 수 있습니다.

따라서 SerDes 세대교체가 Retimer 시장을 확대하는지, 반대로 Near-chip Cable이나 CPO가 Retimer 필요성을 줄이는지도 함께 봐야 합니다.

핵심 정리

질문	답
SerDes란?	Parallel Data와 고속 Serial Signal을 서로 변환하는 High-speed I/O 회로입니다
왜 필요한가요?	수많은 Pin을 사용하지 않고 적은 Lane으로 높은 Bandwidth를 만들기 위해서입니다
224G SerDes란?	한 Electrical Lane에서 약 224Gbps급 Data를 처리하는 PAM4 SerDes 세대를 의미합니다
왜 PAM4를 사용하나요?	한 Symbol에 2bit를 담아 같은 Baud Rate에서 NRZ보다 높은 Data Rate를 만들기 위해서입니다
단점은?	Signal Margin이 줄어 Noise, Jitter, Channel Loss에 더 민감합니다
무엇과 연결되나요?	1.6T Optics, 800G NIC, 102.4T Switch, PCIe/CXL Retimer와 직접 연결됩니다
투자포인트는?	224G Volume Ramp, Power per Bit, Retimer Attach, 1.6T·800G Product Cycle입니다

SerDes의 핵심은 단순히 Chip의 데이터를 빠르게 보내는 데 있지 않습니다. Chip 내부의 엄청난 Parallel Compute Bandwidth를 현실적인 수의 Package Pin과 Cable로 외부 세계에 연결하는 기술입니다.

AI Accelerator가 더 빨라질수록 외부로 이동해야 하는 Data도 증가합니다. 그 Data를 처리하기 위해 SerDes는 112G에서 224G로 올라가고 있고, 그 결과 PCB, Connector, Cable, Retimer, Optical Module까지 함께 세대교체되고 있습니다.

그래서 SerDes를 이해하면 AI Infrastructure의 다음 문제가 자연스럽게 보입니다. Lane을 아무리 빠르게 만들어도 Channel을 통과하면서 Signal이 깨진다면 실제 System은 동작하지 않습니다. 이제 중요한 질문은 224G PAM4 Signal이 Board와 Cable을 지나면서 왜 무너지고, 이를 어떻게 안정적으로 유지할 것인가입니다.

그 문제가 바로 다음 Layer인 Signal Integrity입니다.