Signal Integrity란? 224G AI 반도체에서 신호가 깨지는 이유

AI Server의 GPU와 NIC, Switch ASIC이 224G SerDes를 지원한다고 해서 자동으로 224G Link가 안정적으로 동작하는 것은 아닙니다. Chip에서 만들어진 Signal은 Package, Via, PCB Trace, Connector, Cable을 통과해야 하고 그 과정에서 원래 형태가 계속 변합니다.

속도가 낮을 때는 작은 왜곡이 큰 문제가 아닐 수 있습니다. 하지만 PAM4 224G처럼 Signal Margin이 작아지면 아주 작은 Reflection이나 Crosstalk, Jitter도 Bit Error로 이어질 수 있습니다.

이 문제를 다루는 분야가 Signal Integrity입니다.

Signal Integrity: High-speed Electrical Signal이 Package, PCB, Connector, Cable 같은 Physical Channel을 통과한 뒤에도 Receiver가 Data를 정확하게 복원할 수 있을 정도로 신호 품질을 유지하는지를 다루는 Engineering 영역입니다.

쉽게 말하면 Signal Integrity는 신호가 출발점에서 목적지까지 가는 동안 얼마나 덜 망가지는가를 다루는 기술입니다.

Signal Integrity를 먼저 한눈에 보면

문제	의미	결과
Insertion Loss	Channel을 지나며 Signal Energy가 감소합니다	Eye가 닫히고 Receiver Margin이 줄어듭니다
Reflection	Impedance 불연속에서 Signal 일부가 되돌아옵니다	원래 Signal과 겹쳐 왜곡을 만듭니다
Crosstalk	인접 Lane의 전자기장이 간섭합니다	Noise와 Jitter가 증가합니다
Jitter	Signal Edge의 Timing이 흔들립니다	Sampling Margin이 줄어듭니다
ISI	이전 Symbol의 영향이 다음 Symbol까지 남습니다	PAM4 Level 판정이 어려워집니다
Return Loss	Source 방향으로 반사되는 Energy가 증가합니다	Channel 품질이 악화됩니다

AI Network가 빠를수록 이 문제들이 동시에 심해집니다.

왜 High-speed Signal은 그냥 0과 1이 아닐까요?

Digital System에서는 Data를 0과 1로 표현합니다. 그래서 “Digital Signal은 깨져도 0과 1만 구분하면 되는 것 아닌가?”라고 생각할 수 있습니다.

하지만 Physical Wire를 흐르는 것은 실제 Analog Voltage와 Current입니다.

Transmitter가 이상적인 Square Wave를 만들어도 PCB와 Connector를 통과하면 Edge가 둥글어지고 Signal Level이 흔들립니다. Receiver가 이를 다시 Digital Bit로 판단할 뿐입니다.

즉 High-speed Digital Design의 실제 세계에서는 Digital Data를 전달하는 Analog Channel을 다루고 있습니다.

이것이 Signal Integrity가 Semiconductor와 RF Engineering의 경계에 있는 이유입니다.

Insertion Loss는 왜 발생할까요?

Insertion Loss: Signal이 Channel을 통과하면서 Energy가 감소하는 정도를 의미합니다.

PCB Copper Trace에는 Resistance가 있고 Dielectric Material에도 Loss가 있습니다. Frequency가 올라갈수록 Skin Effect와 Dielectric Loss가 커져 High-frequency Component가 더 많이 약해집니다.

Digital Signal의 빠른 Edge는 여러 High-frequency 성분으로 구성돼 있습니다. 이 성분이 많이 손실되면 Edge가 느려지고 Symbol 사이가 섞입니다.

결국 Receiver는 원래 Transmitter가 만든 깨끗한 PAM4 Level을 받지 못합니다.

SerDes Equalizer와 Retimer가 필요한 가장 직접적인 이유입니다.

Reflection은 왜 생길까요?

High-speed PCB Trace는 단순 Wire가 아니라 Transmission Line으로 다뤄야 합니다.

Signal이 이동하는 경로의 Impedance가 일정하지 않으면 일부 Energy가 되돌아옵니다.

예를 들어 PCB Trace에서 Connector로 넘어갈 때 Geometry가 급격하게 바뀌거나 Via가 잘못 설계돼 있으면 Impedance Discontinuity가 생길 수 있습니다.

Reflection: Transmission Line의 Impedance가 변하는 지점에서 Signal Energy 일부가 Source 방향으로 되돌아가는 현상입니다.

되돌아온 Signal은 뒤이어 오는 Signal과 겹쳐 Waveform을 왜곡합니다.

224G PAM4에서는 작은 Reflection도 각 Voltage Level 사이 Margin을 줄여 Error Probability를 높일 수 있습니다.

Via 하나도 문제가 될 수 있습니다

PCB의 한 Layer에서 다른 Layer로 신호를 이동하려면 Via를 사용합니다.

하지만 고속 Signal에서는 Via의 Barrel과 Stub가 작은 Resonator처럼 동작할 수 있습니다. 사용하지 않는 Via Stub가 길게 남아 있으면 특정 Frequency에서 큰 Loss와 Reflection을 만들 수 있습니다.

그래서 High-speed Board에서는 Back-drilling, Blind Via, Optimized Anti-pad 같은 Design Technique을 사용합니다.

AI Server가 고속화될수록 PCB 제조공정 자체도 중요해지는 이유입니다.

Crosstalk는 Lane 수가 많을수록 어려워집니다

AI Switch와 GPU Package에는 엄청난 수의 High-speed Lane이 밀집돼 있습니다.

각 Signal Line은 주변에 전자기장을 만들고 인접 Line에 영향을 줄 수 있습니다.

Crosstalk: 한 Signal Line의 Electromagnetic Energy가 인접 Signal Line에 Coupling돼 원하지 않는 Noise를 만드는 현상입니다.

Lane 간 간격을 넓히면 Crosstalk를 줄일 수 있지만 Package와 PCB 면적이 커집니다. AI System은 오히려 더 많은 Lane을 좁은 공간에 넣어야 합니다.

따라서 Bandwidth Density와 Signal Integrity 사이에 Trade-off가 생깁니다.

CPO와 Co-Packaged Copper가 주목받는 이유도 이 문제와 연결됩니다. High-speed Electrical Channel을 짧게 만들면 Crosstalk와 Loss를 관리하기 쉬워질 수 있습니다.

Jitter는 Timing Margin을 무너뜨립니다

Receiver는 특정 Timing Point에서 Signal Level을 Sampling해 Symbol을 판단합니다.

그런데 Signal Transition Timing이 앞뒤로 흔들리면 Sampling Point와 Edge 사이 Margin이 줄어듭니다.

Jitter: Digital Signal의 Transition 시점이 이상적인 Timing 위치에서 앞뒤로 변동하는 현상입니다.

Jitter는 Clock Noise, Power Supply Noise, Crosstalk, PLL 특성, Channel Loss 등 여러 원인에서 발생할 수 있습니다.

PAM4에서는 Voltage Margin뿐 아니라 Timing Margin도 중요하기 때문에 Jitter 관리가 더욱 어렵습니다.

Eye Diagram을 보면 Signal 품질을 직관적으로 볼 수 있습니다

High-speed Signal Integrity 분석에서 자주 등장하는 것이 Eye Diagram입니다.

Eye Diagram: 많은 Bit 또는 Symbol Waveform을 같은 시간축 위에 겹쳐 표시해 Voltage와 Timing Margin을 시각적으로 확인하는 Measurement 방법입니다.

신호가 깨끗하면 가운데 Eye가 크게 열려 있습니다. Noise와 Jitter, ISI가 증가하면 Eye가 점점 닫힙니다.

NRZ에서는 하나의 Eye Opening을 주로 보지만 PAM4에서는 세 개의 Eye가 생깁니다.

따라서 PAM4 Receiver는 여러 Level 사이의 작은 Eye Opening을 안정적으로 구분해야 합니다.

속도가 올라갈수록 Eye가 작아지기 때문에 Measurement Instrument와 Equalization Algorithm의 중요성이 커집니다.

ISI는 이전 Bit가 현재 Bit를 방해하는 현상입니다

ISI(Inter-symbol Interference): Channel의 Bandwidth 제한과 Reflection 때문에 이전 Symbol의 Energy가 다음 Symbol 구간까지 남아 현재 Symbol을 왜곡하는 현상입니다.

예를 들어 1 다음에 0이 왔는데 이전 1의 Signal Energy가 완전히 사라지지 않았다면 Receiver가 현재 0을 더 높은 Level로 볼 수 있습니다.

Data Rate가 올라가면 각 Symbol Period가 짧아지기 때문에 이전 Symbol의 영향이 더 쉽게 다음 Symbol까지 이어집니다.

TX Pre-emphasis, CTLE, DFE 같은 Equalization 기술은 바로 이 ISI를 줄이기 위해 사용됩니다.

PAM4가 Signal Integrity를 더 어렵게 만드는 이유

NRZ는 두 Voltage Level을 구분합니다.

PAM4는 네 Voltage Level을 구분합니다.

같은 전체 Voltage Swing 안에 네 Level을 넣으면 각 Level 사이 간격이 좁아집니다. 따라서 같은 Noise가 있어도 PAM4가 더 큰 영향을 받습니다.

이것이 PAM4가 Bandwidth Efficiency를 높이는 대신 Error Rate와 Signal Integrity 부담을 증가시키는 이유입니다.

PCIe 6.0도 64GT/s로 올라가면서 NRZ에서 PAM4로 전환했고 FEC와 CRC, FLIT Mode를 함께 도입했습니다. Physical Signaling을 바꾸는 순간 Protocol Architecture까지 바뀐 것입니다.

Channel Loss가 커지면 Equalizer만 세게 쓰면 될까요?

그렇게 단순하지 않습니다.

Equalization은 손실된 High-frequency 성분을 상대적으로 강조해 Signal Shape를 복원할 수 있지만 Noise도 같이 증폭될 수 있습니다.

DFE도 강하게 사용하면 Error Propagation 같은 문제가 생길 수 있습니다.

즉 Equalizer가 Channel의 모든 문제를 마법처럼 해결할 수는 없습니다.

그래서 System Design에서는 먼저 Channel 자체를 개선하고, 그다음 SerDes Equalization으로 남은 Loss를 보완하는 방식이 필요합니다.

좋은 PCB Material, 짧은 Trace, 적절한 Connector, Low-loss Cable이 중요합니다.

Retimer는 Signal Integrity 문제를 중간에서 리셋합니다

Channel이 너무 길면 End-to-end Equalization만으로 버티기 어렵습니다.

이때 Retimer를 중간에 넣습니다.

Retimer는 받은 Signal에서 Clock과 Data를 복원한 뒤 새로운 깨끗한 Signal을 다시 만들어 보냅니다.

즉 Channel 하나를 두 개의 짧은 Channel처럼 나눌 수 있습니다.

PCIe 6/CXL 3.x 환경에서 Astera Labs Aries 6와 Marvell Alaska P 같은 Retimer가 등장하는 이유입니다. Astera Labs는 Aries 6를 64GT/s PAM4 SerDes 기반 PCIe 6.x/CXL 3.x Retimer로 양산하고 있으며, Marvell Alaska P도 40dB 이상의 Loss Budget을 목표로 AI Server와 CXL Fabric Reach를 확장합니다.

Signal Integrity가 나빠질수록 Retimer는 선택품이 아니라 Architecture Component가 될 수 있습니다.

AEC는 Cable 안에 Signal Processing을 넣습니다

Board 중간에 Retimer를 넣는 대신 Cable 자체를 Active하게 만들 수도 있습니다.

AEC(Active Electrical Cable)는 Connector Module 내부의 DSP나 Retimer를 이용해 Copper Cable의 Reach를 늘립니다.

Server와 Switch 사이에서 Passive DAC가 버티기 어려운 거리를 Optical로 바로 넘어가지 않고 Copper로 연결할 수 있다는 장점이 있습니다.

즉 Signal Integrity 문제는 Retimer Market뿐 아니라 Cable Market의 구조까지 바꿉니다.

Co-Packaged Copper는 아예 PCB를 우회합니다

또 다른 방법은 High-speed Signal이 긴 PCB를 지나지 않게 하는 것입니다.

Co-Packaged Copper는 Switch ASIC이나 XPU Package 가까이에 High-speed Twinax Cable Connector를 배치하고 Signal을 Board 밖으로 빠르게 빼냅니다.

Samtec Si-Fly HD 같은 Solution은 224Gbps PAM4를 지원하며 Co-packaged 또는 Near-chip Configuration에서 매우 높은 Signal Density를 제공하는 방향으로 개발되고 있습니다.

이 방식은 Optical로 변환하지 않으면서도 PCB Loss를 줄일 수 있다는 장점이 있습니다.

즉 224G Signal Integrity 문제를 해결하는 선택지는 하나가 아닙니다. 더 좋은 PCB, Retimer, AEC, Near-chip Copper, Optical이 거리와 Cost에 따라 경쟁합니다.

Signal Integrity는 AI Server BOM을 키울 수 있습니다

GPU와 NIC가 빨라질수록 Board Design이 어려워지고 추가 Component가 필요합니다.

Retimer가 추가되고 더 비싼 PCB Material과 Connector가 필요하며 Cable도 Passive에서 Active로 바뀔 수 있습니다.

즉 AI Compute 성능이 올라가면 Semiconductor 외부의 Connectivity Content가 같이 증가합니다.

이것이 Astera Labs, Credo, Marvell 같은 Connectivity Semiconductor 업체가 AI Infrastructure에서 주목받는 구조적 이유입니다.

하지만 Signal Integrity 개선에는 Cost와 Power가 붙습니다

Retimer 하나를 추가하면 Signal은 좋아지지만 Power Consumption과 Latency, BOM이 증가합니다.

AEC도 Passive Cable보다 비싸고 전력이 필요합니다.

더 좋은 PCB Material과 Connector 역시 Cost를 높입니다.

따라서 System Designer는 “가장 좋은 Signal”을 만드는 것이 목표가 아닙니다. 필요한 BER와 Reliability를 만족하는 범위에서 가장 낮은 Cost와 Power로 Channel을 구성하는 것이 목표입니다.

이 Trade-off가 Connectivity Architecture를 결정합니다.

Signal Integrity와 BER는 어떻게 연결될까요?

Signal Integrity는 Analog Signal의 품질을 다룹니다.

BER(Bit Error Rate)는 그 결과 실제 Digital Bit가 얼마나 틀리는지를 숫자로 표현합니다.

Eye가 더 닫히고 Noise와 Jitter가 커질수록 Receiver가 잘못된 Symbol을 판단할 확률이 증가하고 BER가 나빠집니다.

즉 Signal Integrity가 원인이라면 BER는 System이 실제로 얼마나 많은 Error를 만들고 있는지 보여주는 결과지표라고 볼 수 있습니다.

투자 관점에서는 Signal Integrity 자체보다 Content 증가를 봐야 합니다

Signal Integrity는 특정 회사의 Product가 아니라 Engineering Problem입니다.

하지만 이 문제가 어려워질수록 새로운 Hardware와 Test가 필요합니다.

문제 해결 Layer	필요한 기술	기업 예시
SerDes	Equalization·CDR	Broadcom, Marvell, IP Vendor 등
Retimer	Channel Re-conditioning	Astera Labs, Marvell 등
AEC	Active Copper Reach	Credo, Astera Labs 등
Connector	Low-loss High-density I/O	Samtec 등
PCB	Low-loss Material·Routing	PCB Ecosystem
Optics	Electrical Reach 우회	Optical 업체
Test	Eye·Jitter·BER 측정	High-speed Test 업체

따라서 AI Networking 투자에서 Signal Integrity는 왜 Server당 Connectivity Semiconductor Content가 증가하는지 설명하는 기술적 원인입니다.

앞으로 볼 것은 224G Channel의 실제 표준화와 Interop입니다

한 Vendor의 Lab Demo에서 224G Signal이 동작하는 것과 여러 Vendor의 Chip, Connector, Cable이 실제 Server에서 안정적으로 연결되는 것은 다릅니다.

따라서 OCP와 Ethernet Ecosystem의 224G Interoperability, Connector Standardization과 Compliance Test가 중요합니다.

Interoperability가 안정될수록 1.6T Network의 Volume Ramp도 빨라질 수 있습니다.

두 번째는 Retimer 수와 배치입니다

PCIe 6/CXL 3.x Server에서 Retimer가 몇 개 필요한지가 Connectivity Semiconductor 시장크기에 직접 영향을 줍니다.

Chip SerDes 성능이 좋아지고 Board Layout이 개선되면 Retimer Attach Rate가 낮아질 수 있습니다. 반대로 GPU와 NIC가 더 멀리 배치되고 System Topology가 복잡해지면 Retimer가 더 많이 필요할 수 있습니다.

따라서 단순 Protocol Speed보다 실제 Platform Reference Design에서 Retimer가 몇 개 들어가는지를 확인해야 합니다.

세 번째는 Copper와 Optical의 경계입니다

224G에서 Copper Reach가 짧아질수록 Optical이 더 가까운 거리까지 내려올 수 있습니다.

하지만 AEC와 Co-Packaged Copper가 Electrical Reach를 다시 늘리면 Copper의 수명이 더 길어질 수 있습니다.

결국 Signal Integrity가 향후 CPO·Optical I/O Adoption 속도에도 영향을 줍니다.

핵심 정리

질문	답
Signal Integrity란?	High-speed Electrical Signal이 Channel을 지나도 Receiver가 정확하게 복원할 수 있는 품질을 유지하는지를 다루는 분야입니다
왜 224G에서 어려워지나요?	Frequency가 높아지고 PAM4 Voltage Margin이 작아져 Loss·Reflection·Jitter에 더 민감하기 때문입니다
주요 문제는?	Insertion Loss, Reflection, Crosstalk, Jitter, ISI입니다
어떻게 해결하나요?	SerDes Equalization, Low-loss Channel, Retimer, AEC, Near-chip Copper와 Optical을 조합합니다
Eye Diagram은 무엇인가요?	Signal의 Voltage와 Timing Margin을 시각화한 Measurement입니다
투자포인트는?	Retimer·AEC Attach, High-end Connector·PCB, Optical 전환과 High-speed Test 수요입니다

Signal Integrity는 AI Infrastructure에서 잘 보이지 않지만 매우 중요한 Layer입니다. GPU와 Switch ASIC이 아무리 빠른 SerDes를 가지고 있어도 Package와 PCB, Connector, Cable을 통과하는 동안 Signal이 무너지면 실제 System Bandwidth는 사용할 수 없습니다.

그래서 224G 시대에는 Chip 하나의 성능보다 End-to-end Channel 전체를 하나의 System으로 설계하는 능력이 중요해집니다.

그리고 Signal이 아무리 잘 설계돼도 완벽하게 Error를 0으로 만들기는 어렵습니다. 특히 PAM4는 높은 Bandwidth를 얻는 대신 Raw Error Probability가 증가합니다. 다음 단계에서는 이 Error를 숫자로 측정하고 System Reliability로 연결해야 합니다.

그 지표가 바로 BER입니다.