TSV란? HBM을 수직으로 연결하는 반도체 기술 쉽게 이해하기

HBM을 옆에서 보면 여러 개의 DRAM Die가 얇게 쌓여 있습니다. 단순히 Chip을 위로 쌓기만 하면 Capacity는 늘릴 수 있지만, 각 Die 사이에서 수천 개의 Signal과 Power를 빠르게 전달할 방법이 필요합니다. Wire Bonding처럼 Chip 가장자리로 선을 빼서 연결하면 넓은 I/O Bus와 낮은 Power를 구현하기 어렵습니다.

그래서 HBM은 Silicon Die를 위아래로 직접 관통하는 Vertical Interconnect를 사용합니다. 이 기술이 TSV(Through Silicon Via)입니다.

TSV: Silicon Die에 미세한 Hole을 만들고 내부를 Conductive Material로 채워 Chip 앞면과 뒷면을 전기적으로 연결하는 Vertical Interconnect Technology입니다.

SK hynix는 HBM의 TSV를 DRAM Chip에 수천 개의 미세한 Hole을 만들고 상하층 Chip을 수직관통 전극으로 연결하는 기술로 설명합니다. Micron도 HBM Stack 내부에서 수천 개 TSV가 Data, Power와 Ground를 수직으로 전달한다고 설명합니다.

즉 TSV는 HBM에서 단순 Packaging 보조기술이 아니라 여러 DRAM Die를 하나의 초고속 Memory처럼 동작하게 만드는 핵심 배선기술입니다.

Wire Bonding과 TSV는 무엇이 다를까요?

구분	Wire Bonding	TSV
연결방향	Die 가장자리에서 Wire로 우회	Silicon을 수직 관통
Interconnect 길이	상대적으로 김	매우 짧음
I/O Density	제한적	매우 높게 구현 가능
Stack Scaling	두꺼워지고 Routing 복잡	3D Stack에 유리
주요 적용	범용 Package, NAND 등	HBM, 3D IC, 일부 High-density Package
주요 과제	Wire Length, Package Size	Via Formation, Thinning, Yield, Thermal Stress

HBM이 넓은 Memory Interface를 가질 수 있는 이유는 TSV가 Chip 내부를 수직으로 통과하면서 수많은 Connection을 작은 Footprint 안에 만들 수 있기 때문입니다.

TSV는 실제로 어떻게 만들까요?

TSV 공정은 일반적인 Metal Wiring보다 복잡합니다. 먼저 Silicon에 깊고 좁은 Hole을 형성하고, Hole Sidewall에 Insulation Layer와 Barrier·Seed Layer를 만든 뒤 Copper 같은 Conductive Material로 채웁니다. 이후 Wafer Backside를 갈아 얇게 만들어 Via를 노출시키고, 위아래 Die를 Microbump나 Hybrid Bonding 계열 방식으로 연결합니다.

정확한 공정순서는 Via-first, Via-middle, Via-last 등 Integration 방식에 따라 달라질 수 있습니다. HBM DRAM에서는 Memory Front-end와 Packaging Process가 긴밀하게 연결됩니다.

이 과정이 어려운 이유는 Via가 수천 개 이상 존재하고, 하나라도 불량이 생기면 Stack 전체 Yield에 영향을 줄 수 있기 때문입니다.

왜 Silicon Die를 얇게 만들어야 할까요?

HBM은 8-high, 12-high, 16-high처럼 여러 DRAM Die를 쌓습니다. 각 Die가 일반 DRAM 두께 그대로라면 Stack Height가 너무 높아져 Package와 Cooling Design에 문제가 생깁니다.

그래서 HBM Die는 Wafer Back Grinding과 Thinning 공정을 통해 매우 얇게 만듭니다. Die가 얇아질수록 TSV Length도 짧아져 Electrical 특성에는 도움이 될 수 있지만 Mechanical Strength가 떨어지고 Warpage와 Crack 위험이 커집니다.

SK hynix가 Advanced MR-MUF를 통해 더 얇은 Die의 Warpage와 Heat Dissipation을 제어한다고 강조하는 이유가 여기 있습니다. HBM Stack의 높이를 유지하면서 더 많은 Die를 쌓기 위해서는 TSV와 Die Thinning, Underfill·Molding이 동시에 발전해야 합니다.

TSV 안에는 Data만 흐르는 것이 아닙니다

HBM TSV는 Data Signal뿐 아니라 Clock, Command, Power와 Ground를 전달합니다. 수직 Stack 전체가 안정적으로 동작하려면 Power Delivery와 Signal Integrity가 함께 설계돼야 합니다.

Power TSV가 충분하지 않으면 위쪽 Die까지 Voltage Drop이 커질 수 있고, Ground Return Path가 나쁘면 Signal Noise가 증가할 수 있습니다. Data TSV 사이의 Crosstalk와 Parasitic Capacitance도 고려해야 합니다.

즉 TSV 설계는 단순히 Hole 수를 늘리는 문제가 아니라 Signal, Power, Thermal, Mechanical Trade-off를 동시에 최적화하는 문제입니다.

TSV가 HBM Bandwidth를 높이는 이유

HBM의 핵심은 매우 넓은 Bus입니다. 일반 DDR은 좁은 Bus를 높은 Data Rate로 돌리지만 HBM은 수백·수천 개 I/O를 병렬로 사용합니다.

이 넓은 Bus가 Stack 내부 모든 DRAM Layer와 연결되려면 각 Die를 수직으로 관통하는 Interconnect가 필요합니다. TSV가 없으면 수천 개 Signal을 Package 외곽으로 우회시켜야 하고 HBM의 작은 Footprint와 높은 Bandwidth Density를 구현하기 어렵습니다.

Micron은 HBM2E에서 Layer당 약 5,000개의 TSV가 Signal과 Power, Ground를 연결하는 구조를 설명한 바 있습니다. 세대와 Architecture에 따라 실제 수량은 달라질 수 있지만 핵심은 HBM이 매우 많은 수직 Connection을 사용한다는 점입니다.

TSV가 Power Efficiency에도 도움이 되는 이유

Data를 멀리 보내려면 더 큰 Driver와 Signal Conditioning이 필요합니다. HBM은 GPU 가까이에 있고 TSV와 Interposer를 통해 짧은 거리를 매우 넓은 Bus로 연결합니다.

Pin 하나의 Data Rate를 무작정 높이지 않고 많은 Lane을 병렬로 사용하면 Energy per Bit를 낮출 수 있습니다. 따라서 TSV는 HBM의 Bandwidth뿐 아니라 Power Efficiency의 기반이 됩니다.

AI Data Center에서 Memory Power가 중요한 이유를 생각하면 TSV의 역할은 단순 Packaging을 넘어 System-level Energy Efficiency와 연결됩니다.

TSV의 가장 큰 문제 중 하나는 Thermal Stress입니다

Copper와 Silicon은 Temperature에 따라 팽창하는 정도가 다릅니다. TSV 내부의 Copper가 Heating과 Cooling Cycle을 반복하면 주변 Silicon에 Mechanical Stress가 생길 수 있습니다.

이 Stress는 Transistor 특성에 영향을 줄 수 있고 Crack이나 Delamination Risk를 높일 수 있습니다. 따라서 TSV 주변에는 Keep-out Zone을 두거나 Layout을 최적화해야 할 수 있습니다.

HBM은 GPU 가까이에서 높은 Temperature로 동작하기 때문에 Thermal Cycling과 Reliability가 특히 중요합니다.

열은 어떻게 Stack 밖으로 빠져나갈까요?

HBM은 여러 DRAM Die가 겹쳐 있어 가운데 Layer에서 발생한 Heat가 외부로 빠져나가야 합니다. Stack가 높아질수록 Thermal Resistance 관리가 어려워집니다.

TSV 자체도 일부 Heat Conduction Path가 될 수 있지만 HBM Cooling은 TSV 하나로 해결되지 않습니다. Die Thickness, Underfill Material, Mold Compound, Thermal Interface, Package Heat Spreader가 함께 영향을 줍니다.

SK hynix가 MR-MUF의 Heat Dissipation 특성을 HBM 경쟁력으로 강조하는 이유도 Stack Height가 커질수록 Packaging Material이 Thermal Performance에 더 큰 영향을 주기 때문입니다.

MR-MUF와 TSV는 어떤 관계일까요?

MR-MUF(Mass Reflow Molded Underfill): 여러 Stacked Die의 Microbump를 Reflow로 연결한 뒤 Die 사이의 공간을 Molding Material로 채워 Mechanical Strength와 Heat Dissipation을 확보하는 Packaging Process입니다.

TSV가 Die 내부의 수직 Electrical Path를 만든다면 MR-MUF는 Die 사이의 Mechanical·Thermal Structure를 안정화합니다. 둘은 역할이 다르지만 HBM Stack에서는 함께 작동합니다.

즉 HBM 경쟁력은 DRAM Cell Technology만으로 결정되지 않습니다. TSV Yield와 Die Thinning, Microbump, Underfill, Thermal Material을 얼마나 안정적으로 대량생산하는지가 중요합니다.

HBM4에서 TSV는 더 어려워질까요?

HBM4는 Interface Width가 넓어지고 Bandwidth와 Capacity가 증가합니다. 12-high와 16-high Stack이 확대되면 더 많은 Die를 같은 높이와 Power Budget 안에 넣어야 합니다.

Die가 더 얇아지고 Interconnect Density가 높아질수록 TSV Alignment와 Warpage Control, Thermal 관리가 어려워집니다. HBM4E 이후에는 Pin Speed도 높아지기 때문에 Signal Integrity 요구도 올라갑니다.

따라서 HBM 세대가 올라갈수록 TSV는 단순히 동일한 공정을 반복하는 것이 아니라 Density, Pitch, Yield와 Thermal을 계속 개선해야 하는 Technology Roadmap입니다.

TSV가 Hybrid Bonding으로 대체될까요?

차세대 3D Stacking에서는 Microbump 대신 Copper-to-copper Hybrid Bonding을 사용해 Interconnect Pitch를 더 줄이는 기술이 주목받습니다. 그렇다고 TSV가 없어지는 것은 아닙니다.

Hybrid Bonding은 주로 Die와 Die 사이의 접합방식을 바꾸는 기술이고, Stack을 수직으로 관통해 Signal을 전달하기 위해서는 여전히 TSV나 유사한 Vertical Interconnect가 필요할 수 있습니다.

즉 미래 HBM에서는 TSV + Finer-pitch Bonding의 조합이 진화하는 방향을 볼 필요가 있습니다.

Interposer와 TSV는 어떻게 연결될까요?

HBM Stack 내부에서는 TSV가 DRAM Die를 수직으로 연결하고, Stack 아래에서는 Microbump를 통해 Silicon Interposer와 연결됩니다. Interposer는 GPU와 HBM 사이의 수평 High-density Wiring을 담당합니다.

즉 HBM Package를 단순하게 보면 TSV가 세로 방향을 연결하고 Interposer가 가로 방향을 연결한다고 이해할 수 있습니다.

이 구조가 2.5D Packaging의 핵심입니다. GPU와 HBM을 하나의 거대한 Monolithic Die로 만들지 않고 서로 다른 Chip을 매우 넓은 Interface로 연결할 수 있습니다.

TSV는 HBM 업체의 Yield 경쟁과 직결됩니다

HBM은 여러 DRAM Die를 쌓기 때문에 한 Layer의 불량이 전체 Stack의 Yield에 영향을 줄 수 있습니다. TSV Formation과 Bonding 불량도 같은 문제를 만듭니다.

따라서 Memory Vendor는 각 Die를 Stack하기 전에 Known-good-die를 선별하고, TSV Electrical Test와 Package Test를 강화해야 합니다. Stack Height가 늘어날수록 Cumulative Yield 관리가 더 중요해집니다.

이것이 HBM이 일반 DRAM보다 훨씬 높은 ASP를 받을 수 있는 이유 중 하나입니다. DRAM Wafer 제조뿐 아니라 복잡한 3D Packaging Process와 Yield Risk가 제품가치에 포함됩니다.

투자 관점에서는 어떤 기업과 연결될까요?

가장 직접적인 업체는 SK hynix, Micron, Samsung 같은 HBM Manufacturer입니다. 이들의 경쟁력은 DRAM Node뿐 아니라 TSV Process, Stack Yield와 Thermal Packaging에서 차이가 날 수 있습니다.

TSV를 만들기 위해서는 Deep Etch, Deposition, Electroplating, Wafer Thinning, Bonding과 Inspection Equipment가 필요합니다. 따라서 HBM Capacity Expansion은 관련 Semiconductor Equipment와 Material 수요에도 영향을 줄 수 있습니다.

Advanced Packaging Foundry도 중요합니다. HBM Stack이 완성된 뒤 GPU와 Interposer에 Integration해야 하므로 TSMC CoWoS 같은 2.5D Packaging Capacity와 연결됩니다.

투자자가 봐야 할 포인트

첫 번째는 Stack Height입니다. 8-high에서 12-high, 16-high로 이동하면 Die Thinning과 Bonding 난도가 높아지고 Packaging Value가 증가할 수 있습니다.

두 번째는 Yield입니다. HBM Demand가 커도 TSV와 Stack Yield가 낮으면 실제 Shipment가 제한되고 Cost가 올라갑니다.

세 번째는 Thermal Packaging입니다. HBM4E 이후 Bandwidth와 Power가 올라가면 MR-MUF와 Thermal Material 경쟁력이 더 중요해질 수 있습니다.

네 번째는 Hybrid Bonding Adoption입니다. Microbump Pitch의 한계가 가까워질수록 새로운 Bonding Equipment와 Process가 성장할 가능성이 있습니다.

다섯 번째는 HBM Capacity Expansion입니다. Memory Vendor의 HBM Fab와 Packaging Investment가 TSV 관련 Equipment와 Material Revenue로 어떻게 전파되는지 봐야 합니다.

핵심 정리

질문	답
TSV란?	Silicon Die를 수직으로 관통하는 Conductive Via를 만들어 위아래 Chip을 전기적으로 연결하는 기술입니다
HBM에 왜 필요한가요?	여러 DRAM Die를 매우 많은 I/O와 짧은 거리로 수직연결해 넓은 Memory Bus를 만들기 위해 필요합니다
TSV에는 Data만 흐르나요?	아닙니다. Data, Clock, Command, Power와 Ground가 함께 전달됩니다
가장 어려운 공정은?	Deep Via Formation, Wafer Thinning, Alignment, Bonding, Yield와 Thermal Stress 관리입니다
MR-MUF와 같은 기술인가요?	아닙니다. TSV는 Electrical Interconnect이고 MR-MUF는 Stack의 Mechanical·Thermal Packaging Process입니다
Interposer와 차이는?	TSV는 Stack의 세로 연결, Interposer는 GPU와 HBM 사이의 가로 연결을 담당합니다
투자포인트는?	Stack Height, TSV Yield, Wafer Thinning·Bonding Equipment, Thermal Packaging과 HBM Capacity입니다

TSV는 HBM을 설명할 때 작은 Packaging 용어처럼 보이지만, 사실 HBM이라는 제품이 존재할 수 있게 만드는 핵심 기술입니다. 수천 개의 Vertical Connection이 있어야 여러 DRAM Die를 좁은 공간에 쌓으면서도 GPU가 요구하는 넓은 Memory Interface를 유지할 수 있습니다.

그리고 HBM이 12-high, 16-high로 올라갈수록 TSV의 중요성은 줄어드는 것이 아니라 더 커집니다. 더 얇은 Die를 더 정확하게 쌓고, 더 많은 Signal을 더 낮은 Power로 전달하면서도 Yield와 Thermal Reliability를 유지해야 하기 때문입니다. 그래서 TSV는 AI Memory의 Bandwidth 경쟁을 실제 제품으로 만들어주는 핵심 Advanced Packaging Layer입니다.