칩렛(Chiplet)이란? AI 반도체를 하나의 큰 칩으로 만들지 않는 이유

고성능 Semiconductor를 만드는 가장 직관적인 방법은 필요한 기능을 모두 하나의 거대한 Die에 넣는 것입니다. CPU Core, GPU Compute Unit, Cache, Memory Controller, SerDes와 I/O를 하나의 Monolithic Chip 안에 넣으면 Die 내부 Wiring을 이용할 수 있어 Latency와 Bandwidth 측면에서 매우 유리합니다.

하지만 AI Accelerator가 계속 커지면서 Monolithic 방식의 경제성과 물리적 한계가 빠르게 드러나고 있습니다. Die가 커질수록 Wafer Defect의 영향을 더 많이 받고 Yield가 떨어질 수 있으며 Lithography Reticle Size에도 한계가 있습니다. 또한 Compute Logic과 Analog·I/O가 모두 같은 최첨단 Process Node를 사용할 필요도 없습니다.

Chiplet: 하나의 큰 Semiconductor를 여러 개의 작은 기능 Die로 나누고 Advanced Packaging과 Die-to-die Interconnect를 이용해 하나의 System처럼 동작시키는 설계방식입니다.

Chiplet의 핵심은 Chip을 단순히 잘게 나누는 것이 아닙니다. Semiconductor System의 경계를 하나의 Die에서 Package 전체로 확장하는 것입니다.

먼저 한눈에 보면

구분	Monolithic Chip	Chiplet Architecture
기능 통합	한 Die에 모두 통합	여러 Die로 분리
Die Size	커질 수 있음	개별 Die는 작게 구성 가능
Yield	큰 Die에서 불리할 수 있음	작은 Die의 Yield 활용 가능
Process Node	대부분 동일 Node	기능별 다른 Node 사용 가능
Interconnect	On-die Wiring	Die-to-die Link 필요
Packaging	상대적으로 단순	Advanced Packaging 중요
설계 유연성	낮음	Modular Design 가능
주요 위험	Reticle·Yield	D2D Power·Latency·Test·Packaging

Chiplet은 모든 면에서 Monolithic보다 좋은 기술이 아닙니다. Die를 나누는 순간 새로운 Interconnect와 Packaging Overhead가 생기기 때문에 Yield와 Modularity에서 얻는 이익이 Die-to-die 비용보다 클 때 가치가 커집니다.

왜 큰 Die는 Yield에서 불리할까요?

Wafer에는 완벽하게 Defect가 0인 것은 아닙니다. Particle과 Process Variation 때문에 일정 확률로 Defect가 발생할 수 있습니다.

작은 Die는 하나의 Defect가 영향을 미치는 Chip 수가 상대적으로 제한적입니다. 반면 매우 큰 Die는 면적이 넓어 Defect와 만날 확률이 높아집니다. 고가의 최신 Process Node에서는 Yield 차이가 Die Cost에 큰 영향을 줄 수 있습니다.

Chiplet은 큰 System을 여러 작은 Die로 분할하고 각 Die를 별도로 Test한 뒤 정상 Die만 Package에 조립할 수 있습니다. 이를 통해 큰 Monolithic Die보다 Manufacturing Economics를 개선할 여지가 생깁니다.

다만 조립 이후 Package 전체 Yield까지 고려해야 하므로 “작은 Die면 무조건 싸다”는 의미는 아닙니다. Die-to-die Link와 Packaging Yield가 나쁘면 Chiplet의 경제성이 다시 악화될 수 있습니다.

Reticle Limit도 Chiplet을 밀어주는 이유입니다

EUV나 DUV Lithography에서 한 번에 노광할 수 있는 영역에는 한계가 있습니다. 따라서 Monolithic Die를 무한정 크게 만들 수 없습니다.

AI Accelerator는 더 많은 Matrix Engine, Cache와 I/O를 요구하기 때문에 Transistor 수가 계속 증가합니다. Reticle Limit에 가까워지면 같은 Die 안에 더 많은 기능을 추가하기 어려워집니다.

Chiplet을 이용하면 각각의 Die는 Reticle 안에서 만들고, Package에서 여러 Die를 연결해 Reticle보다 훨씬 큰 Logical System을 구성할 수 있습니다. 즉 Chiplet은 Lithography의 물리적 Die Size 한계를 Packaging으로 넘어가는 방법입니다.

모든 기능에 최첨단 Process가 필요한 것은 아닙니다

AI Compute Core는 최신 Process Node의 Transistor Density와 Power Efficiency가 매우 중요합니다. 하지만 PCIe PHY, Analog, Memory I/O, Security Engine이나 일부 Control Logic은 꼭 가장 비싼 최신 Node를 사용할 필요가 없을 수 있습니다.

Chiplet Architecture에서는 Compute Die는 3nm·2nm급 Advanced Node를 사용하고 I/O Die는 더 Mature한 Node를 사용할 수 있습니다. 이를 Heterogeneous Integration이라고 합니다.

Heterogeneous Integration: 서로 다른 Process Node, 기능, Material로 만든 Die를 하나의 Package에 통합하는 방식입니다.

이렇게 하면 각 기능에 가장 적합한 Process를 선택할 수 있고, 이미 검증된 I/O Die를 여러 Product Generation에서 재사용할 수도 있습니다. Design Reuse와 Time-to-market 측면에서도 장점이 생깁니다.

AMD가 Chiplet을 널리 알린 이유

Consumer와 Server CPU에서 Chiplet Architecture를 대중적으로 보여준 대표적인 업체가 AMD입니다. Compute Core를 작은 CCD에 배치하고 I/O 기능을 I/O Die로 분리함으로써 Process Node와 Yield를 최적화했습니다.

AI Accelerator에서도 비슷한 사고방식이 확대됩니다. Compute Tile, I/O Die, Cache Die를 분리하거나 여러 Compute Die를 하나의 Package로 연결할 수 있습니다.

중요한 것은 AMD의 특정 구조를 모든 AI Chip에 그대로 적용한다는 의미가 아니라 기능을 분리해 각 Die를 최적화하는 Design Philosophy가 산업 전반으로 확대되고 있다는 것입니다.

Chiplet의 가장 큰 기술문제는 Die-to-die Interconnect입니다

Monolithic Chip 내부의 Metal Wiring은 매우 짧고 Energy per Bit가 낮습니다. Chip을 나누면 Data가 Package Boundary를 통과해야 합니다.

Die-to-die Interconnect가 느리거나 전력을 많이 사용하면 Chiplet을 나눈 이점이 사라질 수 있습니다. Compute Chiplet A가 매번 Chiplet B의 Data를 기다리거나, Die 사이 Data Transfer가 많은 전력을 소비하면 System Efficiency가 낮아집니다.

따라서 Chiplet 시대에는 짧은 Reach에서 매우 높은 Bandwidth Density와 낮은 pJ/bit를 제공하는 D2D Interface가 핵심입니다. UCIe가 주목받는 이유도 이 문제를 Open Standard로 해결하려 하기 때문입니다.

Package가 새로운 System Board가 됩니다

과거에는 Motherboard가 CPU, Memory, I/O Device를 연결했습니다. Chiplet Architecture에서는 이 연결기능 일부가 Package 안으로 들어옵니다.

Package 내부에서 Compute Die, I/O Die, Cache, HBM과 Accelerator Chiplet이 서로 통신합니다. Fine-pitch Interposer, RDL, Local Silicon Interconnect, Hybrid Bonding이 Package 안의 Wiring Infrastructure가 됩니다.

즉 Advanced Packaging은 Chiplet을 감싸는 껍데기가 아니라 Chiplet System을 실제로 동작하게 하는 Interconnect Platform입니다.

2.5D Chiplet과 3D Chiplet은 무엇이 다를까요?

2.5D Integration: 여러 Die를 같은 Interposer 위에 옆으로 배치하고 Fine-pitch Wiring으로 연결하는 방식입니다. CoWoS가 대표적인 Platform입니다.

3D Integration: Die를 수직으로 쌓아 매우 짧은 Connection으로 연결하는 방식입니다. Hybrid Bonding을 이용하면 Bump를 줄이고 훨씬 높은 Interconnect Density를 만들 수 있습니다.

2.5D는 큰 Die와 HBM을 나란히 배치하기 좋고 Thermal 관리가 상대적으로 단순한 장점이 있습니다. 3D는 Bandwidth Density와 Energy Efficiency가 매우 좋지만 Heat Removal과 Yield, Test가 더 까다로울 수 있습니다.

미래 AI Chip에서는 둘 중 하나만 사용하는 것이 아니라 3D로 쌓은 Logic Stack을 다시 2.5D Package 위에서 HBM과 연결하는 구조가 가능해집니다.

Chiplet과 HBM은 같은 개념이 아닙니다

HBM도 여러 DRAM Die를 쌓기 때문에 Chiplet처럼 보일 수 있습니다. 하지만 HBM의 목적은 Memory Capacity와 Bandwidth를 높이는 것이고 Chiplet은 Logic System을 기능별 Die로 분리하는 Architecture입니다.

다만 실제 AI Package에서는 둘이 함께 사용됩니다. Compute Chiplet 여러 개, I/O Die와 HBM Stack을 Interposer에서 연결하면서 Logic Chiplet과 3D Memory가 하나의 Package 안에서 만납니다.

이 때문에 AI 시대의 Packaging은 단순 Logic Packaging이나 Memory Packaging으로 나누기 어렵고 Logic과 Memory를 공동 설계하는 System Packaging으로 변하고 있습니다.

Chiplet에는 왜 Open Standard가 필요할까요?

한 회사가 모든 Chiplet을 직접 설계하고 같은 Package에 넣는다면 Proprietary Interface를 사용해도 됩니다. 실제 High-performance Chip은 성능 최적화를 위해 Proprietary D2D를 많이 사용합니다.

하지만 장기적으로 CPU Chiplet은 A사, I/O Chiplet은 B사, Accelerator Chiplet은 C사가 공급하는 Multi-vendor Ecosystem을 만들려면 공통 Interface가 필요합니다.

UCIe는 이 목표를 위해 Die-to-die Physical Layer, Link, Protocol Mapping과 Manageability를 표준화합니다. UCIe 3.0은 최대 64GT/s까지 올라갔고 3D Packaging과 Manageability도 강화됐습니다.

즉 UCIe의 성공 여부는 Chiplet이 단순히 “한 회사 내부의 설계기법”에서 교환 가능한 Semiconductor Building Block Ecosystem으로 발전할 수 있는지를 결정할 수 있습니다.

그러나 Multi-vendor Chiplet은 생각보다 어렵습니다

Electrical Link가 호환된다고 Chiplet을 바로 조합할 수 있는 것은 아닙니다. 각 Die의 Power, Clock, Firmware, Security, Thermal Profile, Mechanical Height, Test Strategy와 RAS까지 맞아야 합니다.

또 AI Accelerator는 극단적인 Performance Optimization이 중요하기 때문에 공통 Standard의 Overhead보다 Proprietary Interface의 성능을 선호할 수 있습니다.

따라서 UCIe가 있다고 당장 PC 조립처럼 여러 Vendor의 Chiplet을 자유롭게 조합하는 시장이 열릴 가능성은 낮습니다. 초기에는 같은 Vendor 내부의 Modular Architecture, IP Reuse, 특정 Open Ecosystem부터 점진적으로 확대될 가능성이 높습니다.

Chiplet이 Foundry 경쟁을 바꾸는 이유

Monolithic 시대에는 “누가 가장 좋은 Transistor Process를 제공하느냐”가 Foundry 경쟁의 핵심이었습니다. Chiplet 시대에도 Advanced Node는 여전히 중요하지만 누가 여러 Die를 가장 잘 통합할 수 있느냐가 추가됩니다.

Foundry는 Logic Wafer만 생산하는 것이 아니라 CoWoS, SoIC, Hybrid Bonding, Interposer, Test와 Design Rule까지 제공해야 합니다. 고객이 여러 Process Node와 Memory를 하나의 Package에 넣을 수 있도록 Packaging Ecosystem을 구축해야 합니다.

TSMC가 3DFabric을 강화하고 Intel과 Samsung도 Advanced Packaging을 중요한 Foundry Capability로 확대하는 이유입니다.

EDA와 IP 업체에도 새로운 시장이 생깁니다

Chiplet은 System Design Complexity를 크게 높입니다. Die-to-die PHY, Protocol Controller, Package Routing, Thermal Simulation, Signal Integrity와 Power Integrity를 동시에 검증해야 합니다.

Synopsys, Cadence 같은 EDA·IP 업체는 UCIe Controller와 PHY, Verification IP, Multi-die System Design Tool을 공급할 수 있습니다. Package가 복잡해질수록 Simulation과 Verification 단계에서 더 많은 Software와 IP가 필요합니다.

따라서 Chiplet은 Foundry와 Packaging뿐 아니라 Design IP와 EDA Revenue Content를 확대할 수 있는 Architecture 변화입니다.

Test가 훨씬 중요해지는 이유

고가의 Compute Die 여러 개와 HBM을 Package로 조립한 뒤 하나의 Chiplet이 불량이라는 사실을 알게 되면 정상적인 다른 Die까지 함께 Loss가 될 수 있습니다.

Known-good-die: Package 조립 전에 개별 Die가 정상 동작하는지 최대한 검증해 고가의 불량 Package가 만들어지는 것을 줄이는 Test 전략입니다.

Chiplet 수가 늘수록 Known-good-die Test와 Die-to-die Link Test, Package-level Functional Test가 중요해집니다. Advanced Packaging의 Yield가 높아지더라도 Test Content는 더 복잡해질 수 있습니다.

AI에서 Chiplet이 특히 중요한 이유

AI Accelerator의 요구사항은 매우 빠르게 커집니다. Compute, HBM Capacity, Scale-up I/O와 Network Interface를 한 Die에서 모두 늘리기 어려워지고 있습니다.

Chiplet을 이용하면 Compute Tile을 늘리고 I/O 기능을 별도 Die로 분리하며, 고객별 Custom Chiplet을 추가하는 식의 Modular Design이 가능해집니다. Hyperscaler의 Custom AI ASIC에서도 이런 유연성이 중요할 수 있습니다.

또 Product Family를 만들 때 모든 Chip을 새로 설계하지 않고 일부 Chiplet을 재사용해 SKU를 구성할 수 있습니다. Design Cost가 매우 높은 Advanced Node 시대에는 Reuse의 경제적 가치도 커집니다.

Chiplet의 단점도 분명합니다

첫 번째는 Die-to-die Link Overhead입니다. On-die Wiring보다 Latency와 Power가 증가할 수 있습니다.

두 번째는 Packaging Cost입니다. Interposer와 Hybrid Bonding, Substrate, Test가 추가되면서 Package BOM이 증가합니다.

세 번째는 Thermal입니다. 여러 고성능 Logic Die를 가까이 배치하면 Hotspot 관리가 어려워집니다. 3D Stacking에서는 아래쪽 Die의 Heat Removal이 특히 까다롭습니다.

네 번째는 Yield가 System-level로 복잡해진다는 것입니다. 개별 Die Yield는 좋아져도 Bonding과 Package Yield를 합치면 기대만큼 Cost가 줄지 않을 수 있습니다.

따라서 Chiplet은 “작은 Die라 싸다”가 아니라 전체 System Cost와 Performance를 최적화하기 위한 Trade-off Architecture입니다.

투자 관점에서 무엇을 봐야 할까요?

첫 번째는 실제 AI Accelerator의 Die 수입니다. Monolithic에서 Multi-die로 이동하면 Package Complexity와 D2D Interface Content가 증가할 수 있습니다.

두 번째는 UCIe와 Proprietary Interface의 Mix입니다. Open Standard Adoption이 늘면 UCIe IP와 Verification, Multi-vendor Ecosystem의 시장이 커질 수 있습니다.

세 번째는 2.5D와 3D Packaging Capacity입니다. Chiplet 수가 증가할수록 CoWoS, SoIC, Hybrid Bonding과 Test Equipment가 중요해집니다.

네 번째는 Process Node Mix입니다. Compute Die는 Advanced Node, I/O Die는 Mature Node를 사용하는 Heterogeneous Integration이 확산되면 Foundry Revenue 구조도 단순 Advanced-node Wafer 수만으로 설명하기 어려워집니다.

핵심 정리

질문	답
Chiplet이란?	하나의 큰 Chip 기능을 여러 작은 Die로 나누고 Package에서 하나의 System처럼 연결하는 Architecture입니다
왜 나누나요?	Yield, Reticle Limit, Process 최적화, Reuse와 Modularity 때문입니다
가장 큰 기술문제는?	Die-to-die Bandwidth, Latency, Power와 Packaging·Test입니다
Advanced Packaging이 왜 중요한가?	Package가 Chiplet 사이의 System Interconnect 역할을 하기 때문입니다
UCIe와 관계는?	Multi-vendor Chiplet을 위한 Open Die-to-die Standard입니다
AI와 왜 연결되나?	Compute와 Memory, I/O 규모가 Monolithic Die 한계를 빠르게 넘고 있기 때문입니다
투자포인트는?	D2D IP, Advanced Packaging, Hybrid Bonding, Test와 EDA Content입니다

Chiplet은 단순히 큰 Chip을 여러 조각으로 자르는 기술이 아닙니다. Semiconductor의 설계 단위를 Die에서 Package-level System으로 바꾸는 변화입니다.

AI Chip이 더 많은 Compute와 HBM, Network I/O를 요구할수록 Monolithic Architecture의 한계는 커집니다. 그 한계를 넘기 위해 Chiplet이 늘어나면 Advanced Packaging, UCIe, Interposer와 Test도 함께 중요해집니다. 결국 Chiplet 시대의 승자는 가장 작은 Transistor를 만드는 회사뿐 아니라 여러 Die를 가장 효율적으로 하나의 System으로 연결하는 Ecosystem이 될 가능성이 높습니다.