CXL Memory Expander란? 서버의 DRAM을 PCIe처럼 늘리는 반도체

Server의 Memory를 늘리는 가장 익숙한 방법은 DIMM Slot에 DRAM Module을 추가하는 것입니다. 하지만 CPU가 지원하는 Memory Channel과 DIMM Slot 수에는 한계가 있습니다.

Memory가 부족하다고 CPU Socket까지 하나 더 추가하면 CPU Cost와 Power, Software License가 같이 증가할 수 있습니다.

특히 AI Inference와 In-memory Database, Virtualization Workload에서는 Compute보다 Memory Capacity가 먼저 부족해지는 경우가 있습니다.

이 문제를 해결하기 위해 등장한 것이 CXL Memory Expander입니다.

CXL Memory Expander: CPU의 Native DDR Channel 밖에 DRAM을 배치하고 PCIe Physical Link 위의 CXL.mem Protocol을 이용해 System Memory Capacity를 확장하는 CXL Type 3 Device입니다.

쉽게 말하면 SSD를 PCIe Slot에 추가하듯 Memory도 CXL을 통해 Server 외부 I/O Slot에 추가하는 방식입니다.

CXL Memory Expander를 먼저 한눈에 보면

구분	Local DDR DIMM	CXL Memory Expander
연결	CPU DDR Channel	PCIe/CXL Link
Latency	가장 낮음	더 높음
Capacity 확장	DIMM Slot 한계	PCIe Slot·EDSFF 등으로 확대
CPU 추가 필요	경우에 따라 필요	Memory만 추가 가능
Form Factor	DIMM	EDSFF, Add-in Card 등
Pooling	기본적으로 없음	CXL 2.0 이상에서 확장 가능
주요 역할	Primary System Memory	Capacity Tier·Expansion Memory

CXL Memory가 Local DRAM을 완전히 대체하는 것이 아니라 추가 Memory Tier를 만드는 것이 핵심입니다.

CPU Memory Channel이 왜 병목일까요?

CPU에는 정해진 수의 DDR Memory Channel이 있습니다.

각 Channel에 연결할 수 있는 DIMM 수도 Platform Specification에 의해 제한됩니다.

더 큰 DIMM을 사용하면 Capacity를 늘릴 수 있지만 가격이 높아지고 공급 가능한 Density에도 한계가 있습니다.

또 Memory Bandwidth를 늘리기 위해 CPU Socket을 추가하면 원하지 않는 CPU Compute와 NUMA Complexity가 같이 늘어납니다.

CXL은 이 Memory Expansion을 CPU DDR Channel 밖으로 빼냅니다.

PCIe Lane이 남아 있다면 별도의 CXL Memory Device를 연결할 수 있습니다.

CXL Type 3 Device란 무엇일까요?

CXL은 Device 특성에 따라 Type 1, Type 2, Type 3을 정의합니다.

Type 3 Device: Accelerator Compute보다 Host가 사용할 Memory Capacity를 제공하는 CXL Device입니다.

CXL Memory Expander가 대표적입니다.

Type 3 Device는 CXL.io를 이용해 Device Management를 하고 CXL.mem을 통해 Host가 Device Memory에 접근할 수 있도록 합니다.

즉 일반 PCIe Card처럼 Enumeration되지만 Memory Access Semantics는 Storage가 아니라 System Memory에 가깝습니다.

CXL Memory는 PCIe SSD와 무엇이 다를까요?

둘 다 PCIe Slot에 연결할 수 있지만 Software 의미가 다릅니다.

SSD는 Block Storage입니다. CPU는 File System과 Storage Stack을 거쳐 Data를 읽고 써야 합니다.

CXL Memory는 CPU가 Memory Address Space에 포함시켜 Load·Store에 가까운 방식으로 접근할 수 있습니다.

따라서 SSD보다 Latency가 훨씬 낮고 Application이 Memory Tier로 사용할 수 있습니다.

물론 Local DDR보다 느립니다.

즉 CXL Memory는 DRAM과 SSD 사이의 새로운 Capacity Tier가 아니라, DRAM Technology를 사용하면서 위치를 CPU 밖으로 이동시킨 Memory Tier라고 보는 것이 더 정확합니다.

구조는 어떻게 생겼을까요?

CPU에는 CXL Host Interface가 있습니다.

CXL Link 반대편에는 CXL Memory Controller가 있고 Controller 뒤에 DDR5 또는 다른 DRAM이 연결됩니다.

CXL Memory Controller: CXL.mem Request를 받아 실제 DRAM Address와 Command로 변환하고 DDR Channel, RAS와 Memory Management를 처리하는 Semiconductor입니다.

즉 CXL Expander Card의 핵심 Value는 DRAM 자체뿐 아니라 CXL과 DDR 사이를 연결하는 Controller Silicon입니다.

이 시장에서 Astera Labs Leo, Samsung의 자체 Controller, Marvell Structera X 같은 제품이 중요합니다.

Samsung은 CXL Memory Module을 어떻게 만들고 있을까요?

Samsung은 CXL Memory Expander를 여러 Generation으로 개발하고 있습니다.

MD220은 CXL 2.0과 PCIe 5를 기반으로 E3.S Form Factor에서 128GB·256GB DDR5 Capacity를 제공하는 제품입니다.

차세대 MD310은 CXL 3.2와 PCIe 6를 기반으로 256GB Capacity를 제공하고 Samsung은 Server-to-memory Bandwidth를 최대 약 72GB/s 수준으로 제시하고 있습니다.

이 수치는 특정 제품의 Company Specification입니다.

중요한 것은 CXL Memory가 PCIe 5/CXL 2.0에서 PCIe 6/CXL 3.x로 이동하면서 Memory Device 자체도 Generation Upgrade되고 있다는 점입니다.

SK hynix도 CXL Memory를 확대하고 있습니다

SK hynix는 CXL 2.0 기반 CMM-DDR5 제품을 개발하고 있으며 2026년에는 128GB CXL 2.0+와 256GB CXL 3.2 Memory Module을 공개하고 Ecosystem Validation을 확대하고 있습니다.

회사는 HPE Discover 2026 등에서 CXL Memory Pooling Demo를 통해 Server Memory Expansion과 Shared Memory Use Case를 제시했습니다.

즉 HBM 시장의 주요 Memory 업체들이 CXL DRAM에도 적극적으로 들어오고 있습니다.

AI Memory Hierarchy가 HBM 하나로 끝나지 않기 때문입니다.

Micron도 CXL Memory Ecosystem에 참여합니다

Micron 역시 CXL Memory Module과 CXL-enabled Memory Solution을 개발해왔습니다.

Memory 업체 입장에서는 CXL이 새로운 Form Factor와 Controller Content를 추가할 수 있습니다.

하지만 DRAM Bit Demand 관점에서는 단순하지 않습니다.

Memory Pooling이 Server마다 과도하게 설치된 DRAM을 줄이면 Total DRAM Deployment Efficiency가 좋아질 수 있기 때문입니다.

따라서 CXL을 “DRAM 수요를 무조건 늘리는 기술”로 보는 것은 위험합니다.

Astera Labs Leo가 중요한 이유

Astera Labs의 Leo CXL Smart Memory Controller는 CXL Host와 DDR Memory 사이의 Controller입니다.

E-Series는 Memory Expansion 중심이고 P-Series는 Expansion뿐 아니라 Pooling·Sharing 기능을 확장하는 방향입니다.

현재 Leo Portfolio는 CXL 1.1/2.0 Generation을 중심으로 Production과 Customer Deployment가 진행돼 왔으며 DDR5 Memory를 여러 TB까지 연결할 수 있는 Architecture를 제공합니다.

A1000 Add-in Card 같은 Platform은 PCIe x16 CEM Card에 여러 DDR5 RDIMM Slot을 배치해 최대 수 TB급 Capacity를 구현하는 방향을 보여줍니다.

즉 CXL Controller를 사용하면 기존 Memory Module Ecosystem을 CXL Card 안으로 가져올 수 있습니다.

Azure에서 Leo가 등장한 이유

Astera Labs는 Leo CXL Memory Controller가 Microsoft Azure M-series VM Preview Environment에서 CXL Attached Memory 평가에 사용됐다고 공개한 바 있습니다.

이런 Cloud Validation은 중요합니다.

CXL Memory가 Lab Demo를 넘어 실제 Cloud VM과 Enterprise Workload에서 동작해야 Ecosystem이 커질 수 있기 때문입니다.

다만 Preview나 Validation이 즉시 대규모 Revenue를 의미하지는 않습니다.

투자 관점에서는 Evaluation에서 Production Deployment로 넘어가는 시점을 구분해야 합니다.

Marvell Structera X는 DDR4까지 CXL로 재활용하려 합니다

Marvell의 Structera X 2404는 CXL 2.0 Memory Expansion Controller입니다.

이 제품은 4개의 DDR4 Channel을 제공하고 Channel당 3 DIMM, 총 12개의 DDR4 DIMM을 연결할 수 있습니다.

Marvell은 기존 DDR4 Memory를 CXL Expansion에 활용해 Capacity를 늘리고 전자폐기물을 줄일 수 있다는 점을 강조합니다.

이는 흥미로운 접근입니다.

최신 DDR5만 사용하는 것이 아니라 Data Center에 남아 있는 저렴한 DDR4 Capacity를 새로운 CXL Tier로 활용할 수 있기 때문입니다.

Compression까지 Memory Controller에 들어갈 수 있습니다

Structera X 2404에는 Inline LZ4 Compression Engine도 포함됩니다.

Data가 압축되면 Physical DRAM Capacity보다 더 많은 Logical Data를 저장할 수 있습니다.

물론 Compression Ratio는 Workload에 따라 달라지고 Latency와 Power도 필요합니다.

하지만 CXL Controller가 단순 Protocol Bridge에서 Memory Capacity Efficiency를 높이는 Smart Controller로 진화할 수 있음을 보여줍니다.

향후 CXL Memory Controller 경쟁이 Bandwidth뿐 아니라 Compression, Security, RAS와 Telemetry까지 확대될 수 있습니다.

CXL Memory는 Local DRAM보다 얼마나 느릴까요?

정확한 Latency는 CPU Platform과 Controller, Switch, Memory Speed에 따라 달라집니다.

일반적으로 CXL Link와 Controller를 추가로 지나기 때문에 Local DDR보다 Latency가 높습니다.

따라서 모든 Application Data를 CXL Memory에 두는 것은 비효율적일 수 있습니다.

Operating System과 Runtime이 자주 접근하는 Hot Page는 Local DRAM에 두고 Capacity 중심 Data는 CXL에 배치하는 Memory Tiering이 중요합니다.

즉 CXL Memory의 성공은 Hardware뿐 아니라 Software가 Data를 올바른 Tier에 배치할 수 있는가에 달려 있습니다.

Hardware Interleaving도 사용할 수 있습니다

CPU Platform은 Local DDR와 CXL Memory를 하나의 Interleaved Address Range로 구성할 수 있습니다.

이 경우 Application이 CXL Memory를 직접 인식하지 않아도 OS가 전체 Memory처럼 사용할 수 있습니다.

장점은 Software 변경이 적다는 것입니다.

하지만 Latency가 다른 Memory를 단순 Interleave하면 Performance-sensitive Data도 CXL로 갈 수 있습니다.

따라서 Transparent Expansion과 Intelligent Tiering 사이에 Trade-off가 있습니다.

Memory Tiering Software가 중요합니다

Memory Tiering: Access Frequency와 Latency Requirement에 따라 Data Page를 Local DRAM과 CXL Memory 같은 서로 다른 Memory Tier 사이에 배치·이동하는 방식입니다.

Linux Kernel과 Hypervisor, Database, Runtime이 CXL Memory를 효율적으로 사용해야 합니다.

Memory Hardware가 아무리 커도 Hot Data가 느린 Tier에 배치되면 Application Performance가 크게 떨어질 수 있습니다.

즉 CXL Memory Market은 Software Enablement가 Semiconductor Shipment를 좌우하는 시장입니다.

AI Inference에서 CXL Memory가 주목받는 이유

Training은 HBM Bandwidth가 매우 중요합니다.

Inference에서는 Model Weight뿐 아니라 KV Cache, Embedding과 Session Data의 Capacity가 중요해질 수 있습니다.

긴 Context Window와 많은 Concurrent User를 지원할수록 KV Cache가 커집니다.

모든 KV Cache를 HBM에 유지하기 어려울 수 있기 때문에 Local DDR와 CXL Memory를 Lower-tier Capacity로 활용하는 Architecture가 연구·개발되고 있습니다.

CXL Memory는 HBM을 대체하기보다 HBM Capacity Pressure를 완화하는 보조 Tier가 될 가능성이 있습니다.

CXL Memory와 GPU가 직접 연결될 수도 있을까요?

현재 CXL Host Support는 CPU Platform 중심이지만 장기적으로 GPU·XPU가 CXL Fabric에 더 직접 참여할 가능성이 있습니다.

CXL 3.x와 4.0은 Heterogeneous Host와 Fabric Architecture를 강화하고 있습니다.

GPU가 CXL Memory를 직접 효율적으로 사용할 수 있다면 CPU를 통한 Bounce Path를 줄일 수 있습니다.

다만 GPU Memory Access Latency와 Software Programming Model이 중요하기 때문에 실제 Product Adoption은 CPU Memory Expansion보다 늦을 수 있습니다.

Memory Expansion에서 Pooling으로 가는 단계가 중요합니다

CXL Memory 시장을 세 단계로 나눠볼 수 있습니다.

첫 단계는 Expansion입니다. Server 한 대의 Memory Capacity를 늘립니다.

두 번째는 Pooling입니다. 여러 Server가 Memory Resource Pool에서 Capacity를 동적으로 할당받습니다.

세 번째는 Disaggregation·Sharing입니다. Memory가 Compute와 물리적으로 분리되고 여러 Host가 더 유연하게 공유합니다.

2026년 시장은 첫 단계의 Production 확대와 두 번째 단계의 Early Deployment가 동시에 진행되는 구간에 가깝습니다.

즉 가장 화려한 Rack-scale Fabric보다 단순 Expansion이 먼저 Revenue를 만들 가능성이 높습니다.

CXL Memory의 경제성은 CPU를 추가하지 않는 데 있습니다

Memory Capacity를 늘리기 위해 두 번째 CPU Socket을 추가한다고 생각해보겠습니다.

CPU 자체 가격과 Power가 추가되고 NUMA Complexity도 생깁니다.

Workload가 CPU Compute를 필요로 하지 않는다면 매우 비효율적입니다.

CXL Memory Expander는 PCIe/CXL Slot을 이용해 Memory만 추가할 수 있습니다.

따라서 Value Proposition은 Cost per GB가 Local DIMM보다 무조건 싸다가 아니라, 불필요한 CPU·Platform Upgrade를 피하면서 Capacity를 늘릴 수 있다는 점입니다.

Form Factor도 CXL Memory 확산에 중요합니다

CXL Memory는 EDSFF E3.S 같은 Server-friendly Form Factor를 사용할 수 있습니다.

Front-accessible Slot으로 구성하면 DIMM보다 Serviceability가 좋아질 수 있습니다.

Memory Device를 Server 앞쪽에서 Hot-swap 또는 관리하기 쉬운 Architecture로 발전시킬 가능성도 있습니다.

이는 Data Center Operation 측면에서 새로운 장점입니다.

즉 CXL은 Memory의 Electrical Interface뿐 아니라 Memory의 Physical Form Factor와 Service Model도 바꿀 수 있습니다.

RAS는 CXL Memory에서 필수입니다

Server Memory는 작은 Error도 Application Crash로 이어질 수 있습니다.

ECC, Patrol Scrub, Poison Handling, Error Reporting과 Memory Sparing 같은 RAS 기능이 중요합니다.

CXL Device는 Local DIMM보다 더 많은 Controller와 Link를 거치기 때문에 Error Source도 늘어납니다.

따라서 Memory Controller 업체의 경쟁력은 Bandwidth뿐 아니라 Enterprise-class RAS와 Telemetry에 달려 있습니다.

CXL 4.0에서 Memory RAS 기능이 더 강화된 이유도 이 방향과 연결됩니다.

CXL Memory에 Security가 필요한 이유

CXL Memory가 External Device와 Shared Pool로 이동하면 물리적 Attack Surface와 Multi-tenant Risk가 커질 수 있습니다.

CXL은 IDE 같은 Link-level Integrity and Data Encryption 기능을 제공합니다.

Memory Pooling에서는 Fabric Manager의 Access Control도 중요합니다.

즉 Memory가 Network처럼 연결될수록 Network와 비슷한 Authentication·Isolation 문제가 생깁니다.

투자 관점에서 Controller와 DRAM을 분리해서 봐야 합니다

CXL Memory Expander 한 개에는 Controller Silicon과 DRAM Capacity가 모두 들어갑니다.

Controller 시장은 Astera Labs, Marvell과 Memory Vendor의 자체 Silicon이 경쟁할 수 있습니다.

DRAM은 Samsung, SK hynix, Micron이 공급합니다.

CXL Module이 성장하면 Controller Content는 확실히 새로 생깁니다.

하지만 DRAM Bit Demand는 Pooling Efficiency와 Workload Growth에 따라 달라질 수 있습니다.

따라서 CXL Controller 업체와 DRAM 업체의 수혜 논리는 동일하지 않습니다.

Astera Labs의 투자포인트는 Leo의 Production Expansion입니다

Astera Labs는 Aries Retimer에서 시작해 Leo CXL Memory Controller로 Product Category를 넓혔습니다.

Leo가 Hyperscaler Server에 더 넓게 들어가면 회사가 AI Connectivity에서 Memory Infrastructure까지 Content를 확대할 수 있습니다.

중요한 것은 Announcement 수가 아니라 CXL-capable Server Platform에서 Leo Design Win이 실제 Volume으로 얼마나 전환되는지입니다.

Marvell은 DDR4 재활용과 CXL Fabric을 동시에 노립니다

Structera X는 Expansion Controller이고 Structera S는 CXL Switch입니다.

즉 Marvell은 Memory Device와 Fabric 양쪽을 연결하는 Portfolio를 만들고 있습니다.

DDR4 기반 저비용 Expansion부터 CXL 3.x Rack-scale Pooling까지 여러 Segment를 공략할 수 있습니다.

XConn 인수 이후 이런 End-to-end Memory Connectivity 전략이 더 분명해졌습니다.

Memory Vendor는 CXL을 HBM과 다른 성장축으로 봅니다

Samsung, SK hynix와 Micron은 HBM에서 AI GPU의 High-bandwidth Memory를 공급합니다.

CXL Memory는 전혀 다른 Layer입니다.

HBM은 GPU Package 내부 Premium Memory이고 CXL DRAM은 Server·Rack-level Capacity Memory입니다.

AI Model이 커지면 두 시장이 동시에 성장할 수 있습니다.

Tech Layers 관점에서는 같은 DRAM 회사라도 HBM과 CXL이 서로 다른 Revenue Driver라는 점을 구분해서 봐야 합니다.

앞으로 첫 번째로 볼 것은 CXL Memory의 실제 Application Performance입니다

Benchmark에서 Bandwidth가 높아도 Real Workload가 Local DDR 대비 크게 느려지면 Adoption이 제한될 수 있습니다.

Database, VM Consolidation, AI Inference 같은 Workload에서 실제 TCO 개선이 확인돼야 합니다.

두 번째는 CXL 3.x Module Ramp입니다

PCIe 6/CXL 3.x로 올라가면 Link Bandwidth가 두 배 증가하고 Pooling Architecture도 강해집니다.

Samsung MD310과 SK hynix 256GB CXL 3.2 제품 같은 차세대 Memory가 실제 Platform Qualification을 통과해 Volume으로 이동하는지가 중요합니다.

세 번째는 Capacity per Device입니다

CXL의 장점은 큰 Capacity를 PCIe Slot에 추가할 수 있다는 것입니다.

256GB에서 512GB, 1TB 이상으로 Device Capacity가 증가하면 Server Architecture가 더 크게 바뀔 수 있습니다.

하지만 Controller Power와 DRAM Cost도 증가합니다.

네 번째는 Cost per usable GB입니다

CXL Controller와 PCB, Form Factor Cost가 추가되기 때문에 단순 DRAM Chip Price보다 비쌀 수 있습니다.

Memory Pooling과 CPU Avoidance 효과까지 포함한 TCO를 봐야 합니다.

이 경제성이 충분해야 CXL Memory가 Niche가 아니라 Mainstream Tier로 성장할 수 있습니다.

핵심 정리

질문	답
CXL Memory Expander란?	CPU DDR Channel 밖에 DRAM을 배치하고 CXL.mem으로 System Memory Capacity를 늘리는 Type 3 Device입니다
PCIe SSD와 차이는?	SSD는 Block Storage이고 CXL Memory는 Memory Address Space에 들어가는 DRAM Tier입니다
Local DRAM을 대체하나요?	완전히 대체하기보다 더 큰 Capacity를 위한 추가 Tier로 사용될 가능성이 높습니다
핵심 Semiconductor는?	CXL과 DDR를 연결하는 Memory Controller입니다
대표 기업은?	Samsung, SK hynix, Micron, Astera Labs, Marvell 등이 서로 다른 Layer에 있습니다
AI에서 왜 필요한가요?	KV Cache·Embedding 등 Capacity Demand를 HBM·Local DDR 밖으로 확장할 수 있기 때문입니다
투자포인트는?	Production Design Win, CXL 3.x 전환, Capacity per Device, Cost per usable GB와 Pooling Adoption입니다

CXL Memory Expander의 핵심은 DRAM을 더 빠르게 만드는 것이 아니라 CPU의 Memory Channel이라는 물리적 한계에서 Memory Capacity를 분리하는 것입니다.

Server가 CPU를 추가하지 않고 Memory만 확장할 수 있고, 다음 단계에서는 여러 Host가 Memory Pool을 공유할 수 있습니다.

이 변화가 계속되면 Memory는 CPU Socket에 고정된 Component에서 Data Center 전체가 관리하는 Resource로 바뀔 수 있습니다.

그리고 이 Architecture를 더 큰 Scale과 더 높은 Bandwidth로 확장하기 위해 CXL도 다음 세대로 넘어갔습니다.

그 규격이 CXL 4.0입니다.